[其他]半導體集成電路的圖形設計方法和器件無效

申請號：	85104935	申請日：	1985-06-27
公開（公告）號：	CN85104935B	公開（公告）日：	1988-02-03
發明（設計）人：	姐齒伸彥;馬場重典	申請（專利權）人：	富士通株式會社
主分類號：	H01L21/82	分類號：	H01L21/82;H01L27/10
代理公司：	中國國際貿易促進委員會專利代理部	代理人：	張衛民
地址：	日本神奈川縣川***	國省代碼：	暫無信息
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摘要：	通過部分重疊兩個相鄰單元，使它們具有與導線連接以提供功率的共用端區，而增加根據標準單元法設計的LSI的封裝密度。為此，沿單元行方向的側面端區圖形，其形狀，尺寸和在每個單元中的位置都被標準化，并存貯在一個CAD系統的單元庫里。同時還存貯進一個新增加的符號，以便在用顯示屏幕進行芯片設計的過程中，用這個符號來指示重疊的區域。
搜索關鍵詞：	半導體集成電路圖形設計方法器件
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【主權項】：

1.一種在標準單元法的基礎之上采用不同類型的標準單元制造半導體集成電路器件的方法，其特征在于包括以下步驟：a)在每一標準單元的一側提供一對具有預定大小和位置的區域用于分別接受正和負電壓；b)采用預先存儲的單元圖形信息按照所希望的配置實際布置標準單元進行器件的電路設計；c)逐行檢查上述標準單元，在同一行內找出具有相鄰正、負電壓區域的標準單元對，按照步驟d)重疊上述區域，待各行均處理完畢后進行步驟e)d)將上述標準單元對中距該行一端較遠的一個單元移向該端，這樣使該單元對共享同一對區域，再移動位于該單元和該行另一端之間的其它單元以填補以上移動該單元而空出的空間；和e)利用由以上過程確定的單元位置在半導體器件芯片上產生所需形成的電路的真實圖形。

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