[其他]半導體集成電路的圖形設計方法和器件

無效

• 申請號: 85104935
• 申請日: 1985-06-27
• 公開（公告）號: CN85104935B
• 公開（公告）日: 1988-02-03
• 發明（設計）人: 姐齒伸彥;馬場重典
• 申請（專利權）人: 富士通株式會社
• 主分類號: H01L21/82
• 分類號: H01L21/82;H01L27/10
• 代理公司: 中國國際貿易促進委員會專利代理部
• 代理人: 張衛民

本發明涉及一種半導體集成電路的圖形設計方法以及由該方法制造的器件，更確切地說，是涉及對根據被稱作標準單元法的邏緝大規模集成電路的電路圖形設計方法所進行的改進。

近來，半導體集成電路的精細圖形技術使邏緝大規模集成電路（邏緝LSI）可以在每個芯片上制成幾個到幾萬個門電路。另一方面，對各種各樣為滿足客戶特殊要求而特別定做的邏緝LSI的需求也增加了。這些專門訂貨的邏緝LSI同一些通用LSI，如大規模存儲集成電路相比，生產的批量很小，但要求在很短的時間內完成從設計到產品發貨的整個生產周期。

生產這種完全訂做的LSI必需從在芯片上設計和布置晶體管的位置開始，最優化的設計決定于芯片面積利用率和電路特性的綜合效益，但是，這樣一種完全訂貨性設計是有缺點的，它一般需要長達半年以上的設計周期，對已經最優化了的芯片設計進行修改的靈活性低。因此，已經提出了一些方法，如門陣列和標準單元方法，以便在較短的周期內發展具有設計上靈活性的訂貨性LSI。

在門陣列方法中，只要在一塊庫存的已經預先做好了晶體管的硅片上按電路網絡的要求進行布線即制成所訂做的邏緝LSI。這樣，制造客戶電路所必須的掩膜版大約只有制造整個LSI的掩膜版數量的三分之一。

標準單元的方法利用了預先限定的單位電路的圖形一單元，單元相當于邏緝門，如與非門，或非門，反相器，觸發器等。這些單元的圖形做為一個程序庫存儲在計算機系統里，采用計算機輔助設計（CAD）的方法根據單元的布置和單元之間的相互連接而實現LSI芯片的設計通路，同時制出了各種LSI用的整套掩膜版。

標準單元法有以下特點：（a）象晶體管那樣的電路元件的電特性和圖形的信息已經很好地編制在CAD系統的程序庫里，可以獲得對LSI芯片設計的有效控制;（b）做為結果，芯片設計中容易發生的錯誤減少了;（c）與門陣列方法相比，芯片面積的利用率更高。由此，標準單元法在芯片設計方面有相當大的自由，不需要電路元件的專門知識也可以進行設計，減小了LSI發展中所冒的風險。

圖1是按照標準單元方式進行的一個示例性布置和連線的示意圖。參看圖1，不同類型的單元1在半導體襯底2上按行排列。它們基本上是由一些同樣高度的矩形框所組成，但對不同種類，一般其寬度不相同。這些單元由導線3相互連接，這些導線形成并分布在相鄰兩行之間的區域內（有時稱之為連線溝道）。每一個單元1都有一個預先限定好的電路元件的圖形，如晶體管和內部導線層的圖形。圖2A框圖內顯示一個示例性CMOS（互補型金屬-氧化物-半導體）2輸入端與非門邏輯的圖形，圖2B是它相應的等效電路。參見圖2A，2輸入端與非門單元占據了由虛線100表示的基本為矩形的虛擬框所限定的一個區域。該框的尺寸約為幾十～一百微米的等級。電路元件如MOS晶體管P₁P₂、N₁和N₂都做在框內，為外部連線所制成的節點則伸展到框100之外。斜線區域表示鋁（Al）導線層，如I₁和I₂表示接收輸入信號的節點，OT表示輸出節點，BVDD和BVSS是分別連接正負電壓源VDD和VSS的總線。

為了便于更好的理解，圖2C和2D對圖2A中的圖形的形狀做了進一步的說明。圖2C顯示了MOS晶體管P₁、P₂、N₁和N₂的塊圖形狀，圖2D顯示了連接晶體管的內部導線層，包括總線BVDD和BVSS的圖形。參看圖2C，P型區101（被實線101′所包圍）和N型區102（被實線102′所包圍）在方框100中通過向該處選擇注入P型或N型雜質的方法而形成。101和102之外的區域被一厚絕緣層覆蓋（未示出），如一般被稱為“場氧化物層”的氧化層。一對由多晶硅構成的柵電極103和104跨過P型區和N型區101和102而形成，在柵電極和P型區，N型區之間各有一層薄的絕緣層（未示出），如被稱為“柵氧化層”的氧化層，在101和102區上形成。這樣，就制成了在P型區101的P溝道MOS晶體管P1和P2和在N型區的N河道MOS晶體管N1和N2。P型區101和N型區102中各形成有一附加區109和110，下文中稱之為總線接觸區，它們分別同以下將說明的在其中形成的總線BVDD和BVSS相連。