[發明專利]半導體器件和制作方法

無效

• 申請號: 99105730.9
• 申請日: 1999-04-13
• 公開（公告）號: CN1232300A
• 公開（公告）日: 1999-10-20
• 發明（設計）人: 今井清隆
• 申請（專利權）人: 日本電氣株式會社
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L27/12;H01L21/336;H01L21/84
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 劉曉峰

本發明涉及一種在同一襯底上提供了一個部分耗盡型SOI?MOSFET(絕緣體上外延硅-金屬氧化物半導體-場效應晶體管)和一個全耗盡型SOIMOSFET的半導體器件，和一種制作這樣一個半導體器件的方法。更詳細地講，本發明涉及一種半導體器件和該半導體器件的制作方法，在該半導體器件中全耗盡型SOI?MOSFET和部分耗盡型SOI?MOSFET間的閾值電壓差別很小，而且，其中全耗盡型SOI?MOSFET的溝道區的雜質濃度與已有技術相比更高。

與已有技術的形成于一個大塊襯底上的MOSFET相比，形成于有一個SOI層的SOI襯底上的SOI?MOSFET具有源/漏區結電容小和襯底偏置效應小的優點。作為一種有優異的高速性能的器件，這種類型的SOI?MOSFET正在引起關注。

有兩種類型的SOE?MOSFET：部分耗盡型SOI?MOSFET和全耗盡型SOIMOSFET。一個全耗盡型SOI?MOSFET是一個SOI層的膜厚TSOI小于最大耗盡層寬度Wmax的MOSFET；一個部分耗盡型SOI?MOSFET是一個SOI層的膜厚TSOI大于最大耗盡層寬度Wmax的MOSFET。最大耗盡層寬度Wmax由以下公式給出：Wmax=(2εsiεo2φF/q?NA)^1/2????(1)φF=(kT/q)ln(NA/ni)??=0.0259ln(NA/1.5X10¹⁰)????(當T=300K時)

其中εsi是相對介電常數，εo是真空介電常數，q是單元電荷，NA是雜質濃度，k是玻爾茲曼常數，T是溫度。

由于其閾值電壓可以被設定至一個較高的水平，部分耗盡型SOI?MOSFET可以將晶體管的待機漏電流遏制在一個較低的水平。另一方面，全耗盡型SOI?MOSFET可以減小亞閾值擺幅并因此實現在低電壓下的高速運行。

通過在同一SOI襯底上形成這兩種類型的MOSFET并用電路組合，使得具有優異特性和低待機漏電流下高速運行能力的LSI(大規模集成電路)以及電動或電子設備得以實現。

然而，一個部分耗盡型SOI?MOSFET的形成要求一種SOI層的厚度TSOI被增大或雜質濃度NA被增加并且根據公式(1)Wmax被減小的設計。

另一方面，一個全耗盡型SOI?MOSFET的形成要求一種SOI層的厚度TSOI被減小或雜質濃度NA被降低并且根據公式(1)Wmax被增加的設計。

根據M.J.Sherony?et?al．的“在SOI?MOSFET中閾值電壓變化的最小化”(學術文獻匯編，1994?IEEE國際SOI會議pp.131-132,1994年10月)，一個閾值電壓不由SOI層的膜厚決定且保持一個固定值的區域是一個部分耗盡型MOSFET，一個閾值電壓隨SOI層膜厚的減小而減小的區域是一個全耗盡型MOSFET。

而且，在上面所引用的參考文獻中，59nm的SOI層膜厚和5×10¹⁷cm^-3的溝道區雜質濃度NA的結果是形成一個部分耗盡型SOIMOSFET，同時，59nm的SOI層膜厚和2×10¹⁷cm^-3的溝道區雜質濃度NA的結果是形成一個全耗盡型SOI?MOSFET。

參照圖1A到圖1D，下面給出關于已有技術在同一襯底上形成一個全耗盡型MOSFET和一個部分耗盡型MOSFET的半導體器件的一種制作方法的解釋說明。在這種方法中，通過改變溝道區的雜質濃度，將一個n溝道部分耗盡型SOI?MOSFET和一個n溝道全耗盡型SOI?MOSFET形成在同一襯底上。

如圖1A所示，元件隔離氧化膜4被首先形成在由硅襯底1、被埋入的氧化膜2和SOI層3所組成的SOI襯底上，進而形成全耗盡型SOI?MOSFET結構區12和部分耗盡型SOI?MOSFET結構區14。元件隔離氧化膜4形成后的SOI層3的膜厚被設定為例如63nm。

然后，在第一柵極硼注入工序中，硼作為控制閾值用的雜質被注入。在第一柵極硼注入中的用量被設定為一個可以形成一個全耗盡型SOIMOSFET的濃度，例如2×10¹⁷cm^-3。

然后，如圖1B所示，用光刻法在全耗盡型SOI?MOSFET結構區12形成由保護層組成的掩膜。然后在第二柵極硼注入工序中硼作為控制閾值用的雜質被有選擇地注入在僅限于部分耗盡型SOI?MOSFET的結構區14。