[發(fā)明專利]半導體器件

有效

• 申請?zhí)枺?/td>: 97125880.5
• 申請日: 1997-12-26
• 公開（公告）號: CN1096710C
• 公開（公告）日: 2002-12-18
• 發(fā)明（設計）人: 山本有秀
• 申請（專利權）人: 日本電氣株式會社
• 主分類號: H01L23/58
• 分類號: H01L23/58;H01L29/78;H01L27/02
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 劉曉峰,朱進桂

技術領域

本發(fā)明涉及一種半導體器件，旦尤其涉及包括MOS晶體管(金屬氧化物半導體晶體管)且內設輸入及輸出保護電路的半導體集成電路器件。

背景技術

在諸如金屬氧化物半導體大規(guī)模集成電路(MOSLSI)的半導體集成電路中，為了防止施加到輸入輸出端(“輸入端或輸出端”的簡寫)的靜電電涌所造成的內部電路元件的可能的擊穿，在內部電路與輸入/輸出端之間提供一個輸入/輸出保護電路(“輸入保護電路或輸出保護電路”的簡寫)。一般講，每個輸入保護電路及每個輸出保護電路都由一個CMOS電路(互補金屬氧化物半導體電路)構成，而在其中CMOS電路可如圖15(a)及15(b)中所示，在電源電勢VDD及接地電勢GND之間分別由一個N溝道晶體管N1和一個P溝道晶體管P1串聯(lián)連接。

同時，近幾年來在形成半導體集成電路器件的MOS晶體管中，為了實現(xiàn)高集成度及高速運行，所形成的柵電極精細到半微米的尺寸或更小，而所形成的作為薄膜的柵極絕緣膜為20nm或更小。

此外，為了減少源極及漏極或柵電極的擴散層的電阻，使用了金屬硅的技術。通過金屬硅技術，擴散層的電阻被從100到200Ω/μm²減少到了5到10Ω/μm²，也即大約減少到了1/20。

在圖15(a)或15(b)中示出了輸入/輸出保護電路平面圖，其是使用如圖16中所示的用金屬硅技術形成的MOS晶體管在半導體基片上形成的，而在圖17(a)及17(b)中分別示出了圖16中沿線A-A及線B-B的截面圖。參考圖16、17(a)及17(b)，在P-型硅半導體基片1上提供一個P型阱2A，而在P型阱2A上形成N-溝道晶體管并包括N⁺型擴散層3A及3B、N^-型擴散層4、柵極絕緣膜5、邊壁間隔6及由多晶硅層制成的柵電極7N。由N阱8A、P⁺型擴散層9A及9B、P^-型擴散層10、柵極絕緣膜5、邊壁間隔6及柵電極7P形成了P^-溝道晶體管。此外，為了將GND端17與P型阱2A相連及將VDD端19與N阱8A相連，分別形成P⁺擴散層9C及N⁺擴散層3C。例如，在擴散層3A、3B及9A、9B及9C的表面上通過轉換為金屬硅來形成鈦硅層11。均氧化物薄膜12A將N-溝道晶體管、P-通道晶體管及阱的接地部分彼此隔離開。在N⁺-型擴散層3A、3B、3C、9A、9B及9C的上面的內層絕緣膜13中具有接觸孔14NS、14ND、14NW、14PS、14PD及14PW，在接觸孔14NS、14ND、14NW、14PS、14PD及14PW中分別形成第一層的金屬電極15NS、15ND、15NW、15PS、15PD及15PW。類似地，柵電極7N及7P分別與選擇覆蓋住未示出的內層絕緣膜的第二層的金屬線30N及30P相連。

為四個N-溝道晶體管提供源極區(qū)的N⁺型擴散層3A單獨與金屬電極15NS相連，并與金屬電極15PW相連，而金屬電極15PW與P⁺擴散層9C相連，而擴散層9C為P阱2A的接觸區(qū)，而N⁺-型擴散層3A還與GND端子17相連。為那些N-溝道晶體管提供漏極區(qū)的N⁺型擴散層3B類似地被金屬電極15ND公共地連接并與輸入端IN(參考圖15(a)及輸出端OUT(參考圖15(b))中的一個相連。N-溝道晶體管的柵電極7N通過金屬線30N與GND端17(參考圖15(a))及未示出的內部元件(參考圖15(b))中的一個相連。

為四個P-溝道晶體管提供源極區(qū)的P⁺型擴散層9A逐個地與金屬電極15PS、金屬電極15NW、及還與VDD端19相連，而其中金屬電極15NW與作為N阱8A的接觸區(qū)的N⁺擴散層3C相連。為N-溝道晶體管提供漏極區(qū)的P⁺型擴散層9B類似地由金屬電極15PD公共連接并與輸入端IN(參考圖15(a))及輸出端OUT(參考圖15(b))中的一個相連。P-溝道晶體管的柵電極7P與VDD端19(參考圖15(a))及另一個未示出的內部元件(參考圖15(b))中的一個通過金屬線30P相連。