[發明專利]數據輸出緩沖電路

無效

• 申請號: 97125597.0
• 申請日: 1997-12-24
• 公開（公告）號: CN1195860A
• 公開（公告）日: 1998-10-14
• 發明（設計）人: 金東均
• 申請（專利權）人: LG半導體株式會社
• 主分類號: G11C7/00
• 分類號: G11C7/00
• 代理公司: 柳沈知識產權律師事務所
• 代理人: 黃敏

本發明涉及數據輸出緩沖電路，特別涉及能夠降低在輸入數據中將負電場加到一數據輸出端子上時，在一輸出緩沖電路部分所產生的噪聲的數據輸出緩沖電路。

緩沖器是一暫時存儲部位，在這里為了處理數據而使數據在二個裝置或具有不同速率和不同單元的二個程序之間被接收或被傳送。它起在邏輯電路中暫時地發送一門延遲信號的作用。

在半導體存儲器件中，一數據輸出緩沖電路用來向一外部芯片輸出自一存儲單元所讀取的數據。應用具有高集成和高速工作的半導體存儲器件時，在輸出數據的操作中會伴隨有噪聲出現。其出現噪聲的主要原因之一是當在該數據輸出緩沖電路的輸出端的一大尺寸晶體管執行移位操作時產生的大的峰值電流所引起的。

下面將結合附圖來討論一常規的數據輸出緩沖電路。

如圖1所示，一常規的數據輸出緩沖電路的構成包括有一上拉(pullup)晶體管2和一下拉(pulldown)晶體管3，這兩個晶體管相互串聯連接并具有源極和連接到輸入/輸出端子1的漏極；一箝位晶體管4，它具有一連接到V_SS端的柵極和連接到上拉晶體管2的柵極的一漏極；一第一驅動部分5，它包括有相互串聯連接的一PMOS?MS和一NMOS?M4，并為了驅動上拉晶體管2而通過一噪聲降低電阻R1連接到該上拉晶體管2；一第二驅動部分6，為了驅動下拉晶體管3而通過一噪聲降低電阻R2連接到該下拉晶體管3的柵極；和一輸入緩沖器7，為了輸入數據而和該輸入/輸出端子相連。

上拉晶體管2的漏極連接到V_CC端，箝位晶體管4的源極連接到輸入/輸出端子1和下拉晶體管3的漏極。第二驅動部分6由一用來反相DOUT信號并隨后將其提供給下拉晶體管3的反相器組成。

具有前述結構的數據輸出緩沖電路使用用來輸入和輸出數據的輸入/輸出端子1。

當通過輸入/輸出端子1提供了一針對一DRAM而言的0.8～-1V的低電平數據，即提供了負電場時，則在該上拉晶體管(M2)2的柵極和源極之間產生一電壓。這是因為該上拉晶體管2的柵極具有地電位GND。如果上拉晶體管2的柵極和源極電壓大于V_T，則上拉晶體管2導通。此時，因為上拉晶體管2的源極和漏極的電壓差大，所以在一溝道區域中存在有所產生的熱載流子，因而電流流向上拉晶體管2的襯底電位V_BB以增強該襯底偏置的電位。箝位晶體管4用來防止該襯底偏置電位的增高。

因為當數據被傳送或被接收時該輸出緩沖器將保持高阻抗，所以上拉和下拉晶體管2和3的柵極將保持為地電位GND。換言之，該DOUT信號保持一高電平。

當該箝位晶體管4由于被加到輸入/輸出端子1的負電位導通而向該輸入/輸出端子1釋放在上拉晶體管2的柵極上累積的電荷時，該電荷再次從第一驅動部分5的源極提供給上拉晶體管2的柵極，因而產生了噪聲。為了抑制噪聲，加上一用來降低噪聲的電阻R1。

因為當輸入/輸出端子1的負電壓的電平下降到該箝位晶體管4的閾值電壓時，該上拉晶體管2的柵極和源極之間的電位差可被減小，所以上拉晶體管2的暫時導通不可能被防止。

當箝位晶體管4由于加到輸入/輸出端子1的負電位導通而向該輸入/輸出端子1釋放在該上拉晶體管2的柵極上累積的電荷時，該電荷再次從第一驅動部分5的NMOS?M4的源極被提供給上拉晶體管2的柵極，從而使得在輸出數據時該電阻R1延遲了上拉晶體管2的柵極的電荷累積時間，因而導致上拉操作的延遲。因而，不可能有效地抑制由于上拉晶體管2的漏極和源極之間的一大的差額而使得該襯底偏置電位的增高所產生的噪聲。

因此，本發明的數據輸出緩沖電路是要避免由于相關技術的局限和缺陷而引起的幾個問題。

本發明的一個目的是提供一種當負電位加到一數據輸入/輸出端子時能夠有效地抑制所產生的噪聲的數據輸出緩沖電路。

本發明的另外的特征和優點將在說明中予以陳述，通過說明的陳述或通過對本發明實踐的學習而會明顯的理解。通過所撰寫的說明及其權利要求以及附圖中所指出的特定的構成將會實現和獲得本發明的目的和其它的優點。