[發明專利]運算處理裝置

無效

• 申請號: 97112942.8
• 申請日: 1997-06-05
• 公開（公告）號: CN1091900C
• 公開（公告）日: 2002-10-02
• 發明（設計）人: 三好明
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: G06F7/50
• 分類號: G06F7/50
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 杜日新

1.一種用于計算本身皆為已用2的補數表示的2進數的被乘數與乘數之積的乘法器，具備：

乘數編碼器(10)，用于從上述乘數生成多個編碼值；

多個部分積產生器(11～14)，用于從上述被乘數和上述多個編值生成每個皆為已用2的補數表示的2進數且具有互不相同的權重的多個部分積；以及

部分積加法器(15)，用于像求上述積那樣地對上述多個部分積進行加法運算，

上述部分積加法器具有：

進位保存加法器(20)，具有多個輸入和至少一個輸出，用于對上述多個部分積進行進位保存加法運算；以及

邏輯電路，用于為了對上述多個部分積中具有最小的權重的部分積(P0)進行擴展，把多個值設定在比上述第1部分的符號位高的多個位中，

其特征在于，上述邏輯電路具備下述功能：

把上述第1部分積(P0)的符號位(P0s)的值設定在，與從比上述第1部分積的符號位(P0s)高1位的位開始到與比上述多個部分積中具有第2小的權重的第2部分積(P1)的符號位(P1s)低1位的位為止的位置對應的、上述第1部分積的各個位的位置中，

把上述第1部分積的符號位(P0s)的值與上述第2部分積(P1)的符號位(P1s)的值的異或值(41)設定在，與上述第2部分積(P1)的符號位(P1s)的位置對應的、上述第1部分積的位的位置中，

把上述第1部分積(P0)的符號位(P0s)的值與上述第2部分積(P1)的符號位(P1s)的值的第一或值(42)設定在，與從與比上述第2部分積(P1)的符號位(P1s)高1位的位開始，到與比上述多個部分積中具有第3小的權重的第3部分積(P2)的符號位(P2s)低1位的位為止的位置對應的、上述第1部分積(P0)的各個位的位置中，

把上述第一或值(42)與上述第3部分積(P2)的符號位(P2s)的值的第二異或值(43)設定在，與上述第3部分積(P2)的符號位(P2s)對應的上述第1部分積(P0)的位的位置中，

把上述第一或值(42)與上述第3部分積(P2)的符號位(P2s)的值的第二或值(44)設定在，與從與比上述第3部分積(P2)的符號位(P2s)高1位的位開始，到與上述最高位部分積(P3)的符號位(P3s)為止的位置對應的、上述第1部分積的各個位的位置中；

而且，在上述進位保存加法器(20)中，上述多個輸入之內的一特定輸入與上述輸出之間呈現比一個的其他輸入短的傳播延遲，且把已用上述邏輯電路進行符號擴展的上述第1部分積(P0)分配給上述特定的輸入。