[發明專利]改進計時器性能的集成電路輸入/輸出處理器

無效

• 申請號: 96121310.8
• 申請日: 1996-11-12
• 公開（公告）號: CN1159619A
• 公開（公告）日: 1997-09-17
• 發明（設計）人: 沃奧·博納德·高勒;格日·林恩·米勒;大衛·里沃拉
• 申請（專利權）人: 摩托羅拉公司
• 主分類號: G06F3/00
• 分類號: G06F3/00
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 楊曉光

本發明一般涉及到輸入/輸出處理器，尤其涉及到具有改進計時器(timer)性能的輸入/輸出處理器。

復雜的實時控制系統，例如汽車和機器人控制系統，要求數據處理系統具有更好的控制，更快的系統響應和更多的輸入/輸出(I/O)能力。因此，對數據處理系統能進行更多，更快和改進輸入/輸出(I/O)處理的要求迅速增長。

人們期望微機能提供更高的數字和模擬的分解輸出，以求更精確的控制。因為處理的額外開支，中央處理單元(CPU)可能不能以所需的速率響應甚高頻控制功能。需要有一種解決方案，在不使CPU負擔過重的前提下提供更多，更快和改進的輸入/輸出處理能力。

另外，人們期望微機可以非常靈活地適合各種不同應用。在以前的微機中，I/O處理的靈活性由中央處理單元(CPU)軟件對端口或簡單的計時器通道操作來提供。模擬和數字I/O也都通過CPU連接。然而，因為CPU涉及所有的I/O，I/O帶寬主要浪費在系統的額外開支上了。這樣，需要有一種解決方案同時提供靈活性和增進的I/O性能。

圖1以框圖的形式示出了根據本發明的一實施例的數據處理系統10；

圖2以框圖的形式示出了根據本發明的一實施例的圖1中電路25的一部分；

圖3以框圖的形式示出了根據本發明的一實施例的圖1中電路26的一部分；

圖4以框圖的形式示出了根據本發明的一實施例的圖1中電路25的一部分；

圖5以框圖的形式示出了根據本發明的一實施例的圖1中電路25的一部分；

圖6以列表的形式示出了一張真值表，圖5中管腳控制電路64使用該表判定結果導線168的邏輯電平；

圖7以列表的形式示出了根據本發明的一實施例的圖5中控制寄存器166的一部分和控制寄存器167的一部分；

圖8以列表的形式示出了用戶可以通過圖7中管腳輸出激勵控制比特182或183編程實現的一組功能；

圖9以列表的形式示出了在圖5中管腳165通過匹配通道160和161狀態的邏輯與和邏輯或所產生的結果示例；

圖10以框圖的形式示出了根據本發明的一實施例的圖1中電路26和27的一部分；

圖11以框圖的形式示出了根據本發明的一實施例的圖10中控制寄存器226的一部分；

圖12以框圖的形式示出了根據本發明的一實施例的圖10中電路26的一部分；

圖13以框圖的形式示出了根據本發明的一實施例的圖2中電路61，62，80，81和86中每個通道的一部分；

圖14以框圖的形式示出了根據本發明的一實施例的圖2中電路25的一部分；

圖15以列表的形式示出了用戶如何在計時器總線的不同時隙中選擇性地提供一個或多個時基值的8個例子；

圖16以框圖的形式示出了根據本發明的一實施例的一種計時器系統集成電路280；

圖17以框圖的形式示出了根據本發明的一實施例的一種數據處理系統315；

圖18以框圖的形式示出了根據本發明的一實施例的圖16中主時基通道285的一部分和輔時基通道288的一部分；

圖19以框圖的形式示出了根據本發明的一實施例的圖17中主時基通道304的一部分和輔時基通道310的一部分；

圖20以框圖的形式示出了根據本發明的一實施例的圖1中電路25的一部分；

圖21以框圖的形式示出了根據本發明的一實施例的圖20中捕獲通道401的一部分；

圖22以框圖的形式示出了根據本發明的一實施例的圖20中捕獲通道401的一部分；

圖23以列表的形式示出了置位和清零每一個通道的DVB比特(如圖22中425)的行為，當該比特被配置到它的每一個操作模式時，可支持數據傳送操作；

圖24以列表的形式示出了進行數據傳送操作的每一個通道的由數據傳送控制比特(DTC)(例如圖21和22中的423-424)控制的數據傳送操作模式；

圖25以分時圖的形式示出了根據本發明的一實施例的執行周期累積測量的改進方法，其累積誤差比現有技術的實現方法要少；

圖26以分時圖的形式示出了根據本發明的一實施例的執行周期累積測量的改進方法；

圖27以框圖的形式示出了根據本發明的一實施例的圖2中計數通道58的一部分；

圖28以框圖的形式示出了根據本發明的一實施例的圖2中寄存器67的第一部分；

圖29以框圖的形式示出了根據本發明的一實施例的圖2中寄存器67的第二部分；

圖30以框圖的形式示出了根據本發明的一實施例的圖2中寄存器67的第三部分；