[發明專利]半導體器件及其制造方法

無效

• 申請號: 96113417.8
• 申請日: 1996-09-14
• 公開（公告）號: CN1152799A
• 公開（公告）日: 1997-06-25
• 發明（設計）人: 山崎靖
• 申請（專利權）人: 日本電氣株式會社
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242;H01L21/3105
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 蕭掬昌,傅康

本發明涉及一種一部分具有具一定高度的組件另一部分無該組件的半導體器件，以及這種半導體器件的制造方法，更具體地說，涉及一種層間絕緣膜在表面構形方面的結構，和這種層間絕緣膜的制造方法。

我們所知道的一部分具有具一定高度的組件另一部分無該組件的半導體器件的一個例子是以電容器堆作為存儲單元的動態隨機存取存儲器(DRAM)。DRAM器件有這樣的問題，即每個存儲單元的電容隨著器件集成度的增加和組件體積的減小而減小。解決這類問題的方法通常是提高各電容器下電極的高度，從而擴大表面積。然而，各電容器下電極的高度提高，會增大各存儲單元與各外圍電路之間的臺階，從而很難用光刻法在那些存儲單元上進行金屬互連。

LIS(大規模集成)平面化使用的方法，迄今周知的有一種是將BPSG(硼磷硅酸鹽玻璃)回流的方法。雖然這種方法能改善局部平面化，但卻不能減小DRAM器件中單元板與外周表面之間的一定臺階，因此，存儲單元與外圍電路之間的臺階很大的半導體器件具有這樣的缺點：光刻處理的精確度差，這是因為臺階大以致不能滿足光刻聚焦邊緣的要求。為對球面構形進行平面化，各種半導體器件制造工藝中最近采用了一種叫做CMP(化學機械拋光)的拋光法。

下面談談用CMP法制造出來的DRAM器件的一般結構和制造這種DRAM器件的方法。

附圖的圖1(a)至圖1(c)和圖2示出了制造層疊或DRAM存儲器的一般連續工序中存儲器的片段剖面。

從圖1(a)中可以看到，P型硅基片1的存儲單元區上形成有具柵極2的n型MOS(金屬氧化物半導體)晶體管，P型硅基片1的外圍電路區上形成有CMOS(互補金屬氧化物半導體)晶體管。MOS晶體管和CMOS晶體管的制造方法和常規半導體器件的制造方法同，因此下面不再說明。CMOS晶體管形成之后，在至此已形成的表面淀積約400nm厚的第一層間SiO₂絕緣膜3。接著，用光刻法和干蝕刻法在存儲單元的單元節點上形成一個電容接觸孔4。這時，基片1外圍電路區上的絕緣膜約400nm厚。接著，令多晶硅膜在層間絕緣膜3上長成約500nm的厚度，再將其制成下電容電極的形狀。

這之后，將多晶規膜摻以磷以形成導電多晶硅的下電容電極5。接著用低壓CVD(化學汽相淀積)法先后在下電容電極5上淀積電容絕緣膜6，在如此形成的表面上生長出約300nm厚的多晶硅膜。多晶硅膜摻以磷以形成n型多晶硅膜。

n型多晶硅膜用光刻法和干蝕刻法制成平板電極的形狀。這時，存儲單元區與外圍電路區之間的臺階高度等于或大于800nm。

接著，如圖1(b)中所示，用低壓CVD法或者常壓CVD法在如此形成的表面上長出約1.5μm厚的BPSG膜9，然后使其回流。

接著用CMP機拋光BPG膜9，直到存儲單元電容電極上的BPSG剩下約400nm的厚度為止。現在，整個表面完全平面化，從而使存儲單元區與外圍電路區之間的任何臺階G基本上沒有了。這時，外圍電路區上的BPSG膜剩下約1.2μm的厚度，因而基片上絕緣膜的厚度約為1.6μm。

接著，如圖2中所示，用光刻法和干蝕刻法在外圍電路區的規定位置開直徑約0.6μm的互連接觸孔11。由于互連接觸孔11深1.6μm左右，因而其深寬比約為2.7。接著，用濺射法淀積一層鋁層，再用光刻法和干蝕刻法將其蝕刻成一定的形狀，形成鋁互連12。這樣，DRAM器件就制成圖2所示的樣子。

附圖3示出了DRAM器件在開出互連接觸孔之前的另一種常規結構。在圖3所示的常規結構的情況下，存儲單元電容器形成之后，形成SiO₂膜13，將電容器表面覆蓋住，再在SiO₂膜13上淀積BPSG膜9。SiO₂膜13和BPSG膜9組成雙層膜結構，用作第二層間絕緣膜10。BPSG膜9淀積成在約1.3μm的厚度之后用CMP加以平面化。

在圖2所示的上述外圍電路中，由于互連接觸孔11的深度比非常大，鋁臺階覆蓋情況差，因而使接觸電阻提高，從而在極壞的情況下可能會引起接觸不良。若互連接觸孔中形成有TiN、Ti之類的金屬阻擋層，從而增加了接觸電阻和連接處的漏泄。減小平板電極7上層間絕緣膜的厚度可以將上述缺點減少到一定的程度。然而，減小層間絕緣膜的厚度并不足以改善外圍電路區中互連接觸孔11的深度比，而且還會引起另一個問題，即降低存儲單元區的電介質擊穿電壓。