[發明專利]用于引線連接式芯片的有機芯片載體

無效

• 申請號: 96102102.0
• 申請日: 1996-02-02
• 公開（公告）號: CN1041470C
• 公開（公告）日: 1998-12-30
• 發明（設計）人: Ａ·Ｃ·巴特;Ｓ·Ｄ·迪賽;Ｔ·Ｐ·杜菲;Ｊ·Ａ·萊特
• 申請（專利權）人: 國際商業機器公司
• 主分類號: H01L21/08
• 分類號: H01L21/08;H05K7/20
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 程天正,蕭掬昌

本發明一般涉及到用于引線連接式芯片的有機芯片載體。

半導體集成電路器件(以下稱之為半導體芯片或芯片)的電學封裝方法通常是將一個或幾個芯片安裝在陶瓷(例如氧化鋁)芯片載體襯底上，并采取引線連接的方法將各芯片上的I/O(輸入/輸出端)接觸焊點電連接到陶瓷芯片載體襯底上相應的接觸焊點上(因而也是相應的扇出電路)。然后將得到的陶瓷芯片載體安裝在印刷電路板(PCB)上或印刷電路卡片(PCC)上，并從而(經由PCB或PCC上的電路)電連接到安裝在PCB或PCC上的其它陶瓷芯片載體和其它電子元件上。

雖然上述的封裝方法肯定是有用的、但采用陶瓷芯片載體襯底確實牽涉到一些限制和缺點。例如，正如人們已知的，電信號通過介電層上或二個介電層之間的引線的傳播速度正比于介電層介電常數平方根的倒數。不幸的是，陶瓷的介電常數相當大，例如氧化鋁的介電常數約為9，這就使陶瓷芯片載體的信號傳播速度相當低，有時低得不合要求。

采用陶瓷芯片載體襯底還引起某些I/O限制。例如，單層陶瓷芯片載體襯底在陶瓷單層的上表面上只包含一層延伸至陶瓷單層外圍附近接觸焊點的扇出電路。(通常用帶有連接于這些外圍接觸焊點的內引線的引線框來實現這種陶瓷芯片載體到PCB或PCC的電連接。)然而，當芯片I/O數目增加時，就必須增加扇出引線的數目，而且必須相應地減小各扇出引線之間的間隔，直至相鄰扇出引線之間不希望有的串擾變成不可接受。而且，在陶瓷層外圍附近要制作相應的大量接觸焊點即使不是不可能，也變得越來越困難。這樣，單層陶瓷芯片載體襯底在其處置具有大量I/O的芯片的能力方面肯定要受到限制。

為適應具有相當大量I/O數目的芯片而作的努力導致了采用多層陶瓷芯片載體襯底，它采用所謂的球柵陣列(BGA)來代替引線框。這種陶瓷芯片載體襯底與單層陶瓷芯片載體襯底之間的差別在于，它們在二個或多個陶瓷層上含有二個或多個扇出電路層。重要的是，扇出電路的各層間的電互連是用機械鉆制的通道孔(鍍有和/或填充有導電材料)來實現的。此外，一定數目的這種孔從扇出電路層延伸到芯片載體襯底上裝設有焊球(呈柵陣列狀，故稱球柵陣列)的底部。這些焊球要按機械方式和導電連接到PCB或PCC上各相應的可焊接的接觸焊點。遺憾的是，使扇出電路各層導電互連的機械鉆制的孔的直徑相當大，要求扇出引線之間的間隔相當大。但這一相當大的扇出引線之間的間隔限制了這種多層陶瓷襯底芯片載體襯底所能容納的芯片I/O的數目。

為封裝具有相當大數目芯片I/O的芯片所作的其它努力導致采用多層陶瓷襯底中的多層坑。(此處所謂的“坑”表示襯底中的一個凹陷處而不是貫穿襯底厚度的孔)。當采用這種封裝結構時，芯片面朝上地安裝在多層坑的底部。引線從芯片上表面的I/O接觸焊點延伸到構成多層坑的不同層的多層陶瓷襯底的不同層的各個暴露的上表面上的接觸焊點。盡管這種結構確實能夠容納相當大量的芯片I/O，它也確實使從芯片延伸到多層坑上層的引線相當長。結果，相應電信號的“飛行時間”就不希望有地增加了。

陶瓷芯片載體襯底就其熱耗散能力來說也受到限制。例如，在帶有位于多層坑底部的芯片的多層陶瓷芯片載體的情況下，通常是用直接于坑的下方提供熱沉(heat?sink)的方法來獲得熱耗散。但這意味著芯片產生的熱在到達熱沉之前必須傳遞坑底部的陶瓷層。結果，熱耗散速率受到限制。

于是，開發芯片載體的人們就希望有一種芯片載體能夠：(1)具有相當高的電信號傳播速度；(2)能容納相當大量I/O的芯片同時又無需機械鉆制的孔來互連扇出電路的不同層；(3)具有相當短的“飛行時間”；以及(4)具有相當高的熱耗散速率。但迄今未能成功。

本發明涉及到一種芯片載體，它：(1)具有相當高的電信號傳播速度；(2)能容納相當大量I/O的芯片同時又無需機械鉆制的孔來互連扇出電路的不同層；(3)免去了采用相當長的引線，從而獲得了相當短的“飛行時間”；以及(4)獲得了相當高的熱耗散速率。

重要的是，本發明的芯片載體采用了諸如以FR4和DriClad商標出售的環氧/玻璃配方的有機介電材料來代替陶瓷介電材料。這些有機材料的介電常數相當低，例如FR4的介電常數為4.0。結果，本發明的芯片載體就具有相當高的電信號傳播速度。