[發明專利]半導體器件

無效

• 申請號: 94104037.2
• 申請日: 1994-04-18
• 公開（公告）號: CN1099709C
• 公開（公告）日: 2003-01-22
• 發明（設計）人: 中尾光博;石川壽光;林和則
• 申請（專利權）人: 東芝株式會社
• 主分類號: H01L23/48
• 分類號: H01L23/48;H01L23/50
• 代理公司: 上海專利商標事務所
• 代理人: 汪瑜

本發明涉及半導體器件，特別是關于改善內部引線形狀的半導體器件。

現今，動態RAM中，為實現處理速度的高速化，已有將存貯電路分割成多個存貯塊的裝置。

圖23是分割存貯電路的動態RAM芯片的結構圖，圖24是其等效電路圖。

如圖23所示，半導體芯片1內設有多個存貯電路塊MB1-MB4。為使存貯電路塊MB1-MB4工作，需要電源。以往，在芯片1的邊緣(boundary)上分別各設一個高電位電源焊盤2和一個低電位電源焊盤3，這些電源焊盤2、3分別連接高電位電源線4、低電壓電源線5、且讓電源線4、5分別與存貯電路塊MB1-MB4連接，以獲得工作所需要的高電位Vcc和低電位Vss。

然而，當如圖24所示，以等效電路表示上述結構時，將開關與負載串接而形成的電阻成分6-1至6-4分別并聯在電源線4和電源線5之間。這樣的電路，并聯電路的合成電阻值會因各開關的通、斷，即各存貯電路塊MB1-MB4本身的通、斷狀態而改變，從而造成電源電壓的變動。

可以說，今后必定向各存貯電路塊MB1-MB4的高集成化發展，隨之存貯電路組成元件的靈敏度也將進一步提高。因此，即便微小電源電壓變動，也會引起存貯電路塊MB1-MB4的誤動作。

為解決這種問題，本申請發明人曾試將電源按各存貯電路塊逐一分隔開。

該試驗中的等效電路變成僅一個存貯電路塊串聯在電源線與電源線之間，所以消除了上述并聯合成電阻值變化的問題，能抑制電源電壓的變動。

然而，要各存貯電路塊上分別設電源，便面臨增加電源焊盤數的問題。若電源焊盤數增加，必然引線數(引腳數)也增加。若引線數(引腳數)增加，則必須增大用于收存半導體芯片的封裝尺寸。封裝尺寸增大又意味著半導體器件大型化，所以會妨礙用這種半導體器件生產的二次產品(例如計算機、字處理器等)的小型化。還有，引腳數不必要的增加也會影響使用方便。

本發明鑒于上述問題，目的在于提供一種能防止不必要的引腳數增加，從而能達到封裝尺寸小型化的半導體器件。

為實現上述目的，本發明半導體器件的第一形態的特征是具有：①半導體芯片；②實質上相對上述芯片一側面，沿平行方向上具有延伸部分的第一引線；③與上述第1引線相鄰設置的第2引線；④使上述第1引線與設于上述芯片的第1焊盤互相電氣連接的第1接合線；⑤使上述第2引線與設于上述芯片的第2焊盤互相電氣連接的第2接合線；⑥使上述第1引線與設于上述芯片的第3焊盤互相電氣連接的第3接合線；⑦使上述第2引線與設于上述芯片的第4焊盤互相電氣連接的第4接合線。

本發明第2形態的半導體器件，其特征是相鄰設置上述第1、第2引線，并分別使雙方的凹部與凸部相互嚙合。

本發明第3形態的半導體器件，其特征是上述芯片包含半導體集成電路，該集成電路的內部包括各自具有所定功能的多個電路塊，上述第1、第2、第3、第4焊盤是用于分別對上述多個電路加工作電源的電源焊盤。

本發明第4形態的半導體器件，其特征是在上述第2、第4接合線分別跨越的第1引線上設置絕緣層；或是讓該交叉部分上的第1引線的表面位置比第2引線的表面位置更朝遠離上述第2、第4接合線的方向偏離；或是讓上述第1引線的凸部與上述第1、第3接合線的連接點以及上述第2引線的凸部與上述第2、第4接合線的連接點分別位于一條假想的直線上。

當為上述第1形態的半導體器件時，第1、第3接合線分別共同連接第1引線，同時，第2、第4接合線分別共同連接第2引線，因此能防止增加不必要的引腳數，實現封裝小型化。

當為上述第2形態的半導體器件時，因第1、第2引線各自的凹部與凸部互相嚙合，能讓第1引線和第2引線在較狹窄的范圍內相鄰。因此，能進一步促進封裝小型化。又可加大凸部的寬度，所以能確保這里有用來與接合線相連的區域。

當為上述第3形態的半導體器件時，實現上述目的不變，而且能分別對選出的多個電路塊加上獨立的工作電源，因此其它電路塊的阻抗變化等引起的噪聲不會傳到電源上，能內裝誤動作可能性少的高可靠性IC芯片。

當為第4形態的半導體器件時，因在第2、第4接合線分別跨越的第1引線上設置絕緣層，所以第2、第4接合線與第1引線不易短路。

又因讓該交叉部分的第1引線的表面位置比第2引線的表面位置更朝遠離上述第2、第4接合線的方向偏離，能擴大第2、第4接合線與第1引線之間的間隔距離。因此，第2、第4接合線與第1引線不易短路。