[其他]半導體器件及其制造方法

無效

• 申請號: 87106738
• 申請日: 1987-09-28
• 公開（公告）號: CN87106738A
• 公開（公告）日: 1988-04-06
• 發明（設計）人: 大沼誠
• 申請（專利權）人: 松下電子工業株式會社
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/18;H01L27/10;H01L21/72;G01C17/00
• 代理公司: 中國專利代理有限公司
• 代理人: 肖掬昌,杜有文

本發明是關于一種半導體器件，特別是關于MIS（金屬-絕緣體-半導體）型多柵晶體管和具有這種多柵晶體管的ROM（只讀存儲器），以及這種半導體器件的制造方法。

MIS晶體管的閾值電壓可用擴散在晶體管溝道中雜質的類型和濃度加以控制。

圖1是閾值電壓受溝道中這類雜質控制的多柵晶體管一個例子的示意圖。

圖1中，編號1是硅半導體襯底，2是多柵晶體管的源或漏，3是氧化硅膜，4是多晶硅或多晶硅化物（polycide）柵電極，5則為n型雜質擴散層，目的是要通過控制柵電極底下的溝道的閾值電壓，使這些溝道呈耗盡型。沒有這種雜質擴散的溝道為增強型溝道。

如圖1所示，通過將多柵晶體管各柵電極底下的溝道有選擇地調節成耗盡型或增強型，可以使二進制數據（即“0”或“1”）固定下來。

因此，用這類多柵晶體管可構成ROM。

下面參看圖2（a）至（c）中所示剖面圖說明構成圖1中所示帶掩模的ROM的一部分的多柵晶體管的一般制造方法。

首先，如圖2（a）所示，在硅半導體襯底1上形成光致抗蝕劑掩模6，以隔離對應于ROM代碼的n型雜質擴散區，并通過離子注入摻入n型雜質，從而形成n型擴散層，用以控制閾值電壓。然后如圖2（b）所示，用周知的薄膜形成技術和光刻蝕法形成第一柵氧化物薄膜7和第一多晶硅柵8之后，同樣按圖2（c）所示的一般技術形成第二柵氧化物薄膜9和第二多晶硅柵10。最后形成一個源和一個漏，于是就得出圖1所示的結構。

有關這方面的現有技術在，例如，一九八二年七月十七日公布的日本公開專利昭57-120367（只讀存儲器用的MIS型半導體器件的制造方法，Koda等人發明）中和日本NTT????Musashino通信實驗室Koda等人題為“多柵晶體管ROM的特性”的報告（電氣通信協會技術報告，1979年，第17-24頁）中有介紹。

在電路的高度集成化和體積小型化的指引下，半導體器件取得了進展。隨著這種趨勢的發展，為使半導體具有精細結構，要求提高光刻工藝中掩模對準的精密度，同時要求構制成一種掩模對準容限寬的半導體器件。

若利用常規MIS型多柵晶體管的結構進行高度集成，則為了控制閾值電壓而進行的柵電極對n型擴散層的對準精度會大大影響晶體管的特性，而且要縮小芯片的體積就有困難。就是說，在現有技術中，由于存儲器信息的掩模圖形和多晶硅圖形不能自行對準，掩模對準的容限非常小，電路高集成度和體積的縮小受到掩模對準器的掩模對準精度的限制。

因此本發明的主要目的是提供縮小MIS型多柵結構半導體器件體積的有效方法。

本發明的另一個目的是提供在MIS型多柵結構的半導體器件中通過自行對準實現各柵極閾值電壓控制區的方法。

為達到這些及其它目的，本發明的特征在于本發明的方法包括下列步驟：在形成MIS型晶體管的溝道時，形成第一雜質擴散層和第一柵電極，部分刻蝕所述第一雜質擴散層的暴露部分和所述第一柵電極底下溝道部分以外的半導體襯底，從此刻蝕表面形成第二雜質擴散層，在所述第二雜質擴散層上形成第二柵結構。

借助這種結構形成柵電極時，柵電極在MIS晶體管溝道部分對雜質擴散層的位置對準就可采用自行對準技術進行，而且可以擴大此配位的容限，從而易于構成精細結構。

盡管在本說明書所附的權利要求書中詳細列出了本發明的各項新特點，但要更好地理解和領會本發明的構成和內容連同其它目的和特點，最好結合附圖閱讀下面的詳細說明。

圖1是常規掩模ROM中使用的多柵晶體管的結構示意圖。

圖2是常規多柵晶體管的制造過程示意圖。

圖3是本發明一實施例中所用的多柵晶體管的制造過程示意圖。

下面根據圖3a至d工藝流程剖視圖說明本發明的一個實施例。首先，往P型硅襯底的主平面內注入B（硼）離子，以控制第一柵增強晶體管的閾值電壓。然后如圖3a所示，用光刻法在P型硅襯底11的主平面上形成光致抗蝕劑掩模12，并注入砷AS⁺離子或磷P⁺離子，以控制第一柵的閾值電壓，同時形成控制第一柵閾值電壓的n型擴散層13。