[其他]反向工作的晶體管偶合邏輯

無效

• 申請號: 87106288
• 申請日: 1987-09-10
• 公開（公告）號: CN87106288A
• 公開（公告）日: 1988-03-16
• 發明（設計）人: 張崇玖
• 申請（專利權）人: 張崇玖
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L21/70;H03K19/08
• 代理公司: 江蘇省南通市專利服務部
• 代理人: 左一平

在邏輯集成電路發展的初期，曾出現一種直接偶合晶體管邏輯（DCTL）電路。在DCTL中，晶體管的集電極輸出直接與下一級晶體管基極輸入相連，其基本單元是一個由晶體管和電阻組成的倒相器。如圖1所示，單元中電阻R在前級晶體管截止時，為本級晶體管提供驅動電流，使之導通。而在前級晶體管導通時，為前級晶體管提供集電極電流。

DCTL的結構雖然簡單，但卻存在著一些嚴重的缺點，其中最突出的是電流分配不均勻的問題（或稱搶電流現象）。其次DCTL的輸出邏輯擺幅也較低，如果在輸入端引入噪聲，容易引起基極電流的變化，造成電路的不穩定。

近幾年來隨著集成電路技術的發展，研制成功集成注入邏輯（I²L）電路，其特征是：（1）采用DCTL的電路型式，以一個負載和一個晶體管組成一個倒相器，使電路型式簡單，元件少;（2）將普通集成電路中的晶體管集電區作為發射區，而將發射區作為集電區，由于DCTL具有所有晶體管發射區公共接地的特點，故在電路中各倒相管之間無需隔離，大大縮小了芯片面積;（3）以共基極接法的PNP恒流源代替DCTL中的擴散電阻，達到了降低功耗，縮小面積的目的。具有集成密度高、品質因子好、管芯面積小，制造工藝簡單、成品率高、可與其它類型的集成電路制作在同一芯片上，并且能在低電壓、低電流的情況下工作的優點。但是也存在一些缺點：即速度較低，邏輯擺幅小，抗干擾性能差，并且當多塊I²L電路集合在一起使用時，存在著電源的注入電流能否在各塊電路中均勻分配的問題，等等。這些都將給電路的使用帶來一定的麻煩。

本發明就是在I²L電路的基礎上，為克服I²L的缺點，在管子和負載的設計上作的新的改進。

本發明的特征是：A、分立晶體管制作是在同一設計規則下：（1）采用反向共發射極背面接地結構;（2）采用埋層上擴外延基區;（3）采用NS或PS兩種不同類型的肖特基收集極;（4）采用等平面，V形槽或垂直槽或空氣隔離工藝，廣泛實現引線洞自對準;（5）采用多晶硅基極和倒置金屬或金屬硅化物;B、電路的設計：（1）采用多晶硅電阻作為負載;（2）采用多晶硅MOS作類似于CMOS的互補負載;（3）采用肖特基-多晶硅或多晶硅二極管作為輸入增加邏輯功能。

本發明采用了最佳的工藝設計，不僅可以縮短工藝流程，減少擴散和套刻次數，也為管心和電路的最小和最優化創造了條件。按照本發明的設計思想，可以制成10種不同的反向晶體管，四種負載，三種輸入，四種隔離，以及組合成幾百種不同的電路形式。

下面以負載和晶體管相結合的形式說明本發明的工藝。

A、十種電阻-反向晶體管直接偶合的邏輯電路：

1、采用等平面、V形槽或垂直槽的隔離工藝：

A-1、電阻-PNS肖特基抗飽和晶體管邏（R-PNSTL）

R-PNSTL的等效電路圖見圖（2）a。現以R-PNSTL電路為例，介紹怎樣用三種不同的隔離方法完成R-PNSTL的制作：

（1）等平面隔離工藝：

R-PNSTL的俯視圖見圖（2）b，工藝剖面圖見圖（2）C。

a、埋層上擴基區工藝：在約10^-3Ω·cm的P⁺硅拋光片上面擴隱埋層，擴磷的濃度應低于P⁺襯底在外延前不會形成PN結，然后生長高阻N^-外延層2～3μ，利用磷比硼擴散系數大的特征使外延層形成N^-的上擴基區，基區雜質分布為表面淡（有利于形成肖特基收集極），下面濃（有利于降低Rbb，提高充放電速度），這種雜質分布在基區還可形成一個加速場，可提高管芯的特征頻率fT，也可防止基區勢疊穿通，提高BVceo和提高向上β，（上擴基區也可用外延后的注磷或注砷工藝替代）。

b、等平面隔離工藝：在外延片上先長600SiO₂，再長1500Si₃N4，光刻隔離區，去N、O后（等離子刻Si₃N₄后用BHF漂SiO₂），作側壁局部氧化，要求SiO₂厚度約為2μ，能將外延上擴基區完全隔離開。