[其他]數字相位表電路

無效

• 申請號: 86108211
• 申請日: 1986-12-10
• 公開（公告）號: CN86108211A
• 公開（公告）日: 1987-08-12
• 發明（設計）人: 索恩克·米爾加德特
• 申請（專利權）人: 德國ITT工業有限公司
• 主分類號: G01R25/00
• 分類號: G01R25/00
• 代理公司: 中國國際貿易促進委員會專利代理部
• 代理人: 趙越

EP-AI-O????122491示出的是一種數字相位表電路，用來測量在第二個時鐘信號的兩個脈沖的取樣間隔內，第一個時鐘信號的脈沖邊沿與第二個時鐘信號脈沖邊沿之間的相位差，在該相位表的一個實施電路中，第一個時鐘信號的脈沖取自于電視接收機水平偏轉電路的水平回描脈沖，它與作為相位參考的已傳輸的第二個時鐘信號脈沖之間的相位差就被測量出來，以前的相位表電路包括一個A/D轉換器，此轉換器的轉換頻率必須鐘控在水平脈沖重復率的整數倍上;一個接在A/D轉換器之后的可用開關控制的乘法器以及一個鐘控積分器。

本發明涉及到這種數字相位表電路，論述在權項要求1的序言中。

本發明的目的，是要提供這種數字相位表電路。這種電路適合于單片集成，并且總電路比以前的電路簡單，以限制在集成電路片上所占用的面積。

此發明可按照權項要求1的特點部分所論述的電路布局以達上述目的。

此發明的相位表電路裝有m個延遲單元，m個寄存單元，m個XOR門（異或門）以及一個輸出n位信號的多路加法器，這里選擇m＝2ⁿ，n為整數;這樣做是大有好處的。這時，如果多路加法器的輸出信號被譯碼為二進制分式，那么，二進制加法器的輸出就能直接給出在第二個時鐘信號的兩個脈沖的取樣間隔內，第一個時鐘信號的脈沖邊沿，相對于第二個時鐘脈沖的邊沿的位置的數值。

因為此發明的相位表電路的組件都是常規的集成電路，即一個分頻器，一個普通設計的延遲線，常規的寄存器，一個多路加法器和一些熟知構造的XOR門。這些電路組件在這里就不再對它們進行介紹了。XOR門，可采用例如，PCT叢書WO85/02957中所述之類的門。

現在，用附圖來說明其一發明及其優點。其中：

圖1為按照這一發明畫出的數字相應表電路的方框圖。

圖2用來說明這一發明中，數字相位表電路的工作原理。

圖1是按此發明畫出的數字相位表電路的方框圖。此電路適用于單塊集成，而且在集成電路片上占用較少的面積。時鐘信號CK₂通過分頻電路FF，例如，一個JK觸發器，加到延遲線V上。延遲線是由m個延遲單元組成每個單元都產生延時t。如果這一發明用于電視接收機，延時最好在1.5ns到3.5ns之間。延遲線V內的信號內容被輸送到受第二時鐘信號CK2控制的寄存器R2的一列m個寄存單元R21…R2m內。這樣，第二寄存器R2就始終包含著一個參考信號，此信號分別儲存在每一個寄存單元R21…R2m中。第二寄存器的時鐘脈沖輸入端還與分頻電路FF的輸出端相連。而第一寄存器R1的各單元R11到R1m卻受控于第一時鐘信號CK1，這時，延遲線的信號內容被寫入寄存器R1中。

此發明的數字相位表電路還包括一列m個XOR門，從G1到Gm。第K個XOR門的第一路輸入1，與寄存器R1中與其相對應的第K寄存單元R1K的輸出端相連接;第二路輸入與第二寄存器R2中相應的第K單元R2K的輸出端相連接。第一與第二寄存器R1和R2的第K單元的輸入端都和延遲線V中相應的第K延時單元V_CK的輸出端相連，如圖1所示。

這樣，每一對寄存器R1、R2的寄存單元的輸出由XOR門組合。于是，當XOR門的兩路輸入信號彼此不同時，從G1到Gm各門的輸出都為邏輯1。

此發明的數字相位表電路中還包括一個多路加法器Ma，此加法器具有熟知的樹型結構的優點（進位存貯加法器）。此多路加法器有m路輸入，每一路輸入都和XOR門G1到Gm的輸出相連。并給出n位輸出信號。這樣，加法器就可以計算出邏輯1的個數，而當G1到Gm每個門的兩路輸入信號相同時，即鐘信號CK1、CK2同相位時，其輸出顯然為零。

一個控制信號Ct通過傳輸線Lt加到多路加法器Ma上。它出現在第一個XOR門G1的第一路輸入端1與第一個寄存單元R11的輸出端，因此被定為零延遲。

如果X為輸入到多路加法器Ma的邏輯1的個數，則輸出端A處的二進制信號B為

B＝X????若Ct＝1

B＝m-X????若Ct＝0

如前所事，組成延遲線V的延遲單元數m，寄存器R1、R2各自包含的單元數，以及XOR門G1到Gm的個數，最好都選為2ⁿ，使多路加法器輸出的位數等于n，至于溢出情況，例如，若X＝0，m-0＝m，則不在計數之內。如果加法器的輸出信號被譯碼為n位＝進制分式，這樣多路加法器就可以直接給出精確的予期結果，即在時鐘脈沖CK2的抽樣間隔內，時鐘信號CK1的脈沖邊沿的相對位置。