[其他]用等離子體增強的化學氣相沉積法沉積垂直方向電阻的方法

無效

• 申請號: 86107982
• 申請日: 1986-11-28
• 公開（公告）號: CN86107982A
• 公開（公告）日: 1987-08-12
• 發明（設計）人: 利澳波多·D·邱;陳士歐;林義雄
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L21/205
• 分類號: H01L21/205;H01L21/70
• 代理公司: 中國專利代理有限公司
• 代理人: 吳增勇,肖春京

本發明涉及金屬氧化物半導體（MOS）集成電路領域，尤其涉及到在這種電路中電阻元件的生成。

在MOS工藝的早期階段，作為集成電路的電阻元件是由基片中的擴散區、諸如多晶硅等類元件構成。這些電阻元件在集成電路中所占的面積比較大，隨著要求高密度的更復雜電路的出現，其應用就不那么廣了。

缺乏適用于高密度半導體集成電路的電阻，導致了避免使用電阻。為了在電路中用更少量的電阻，對電路要精心設計，而在很多情況下則用晶體管取代電阻作為負載元件。例如，一個靜態存儲單元，按慣例已被設計為六個晶體管的雙穩態電路，其中有二個晶體管作用負載元件。

用離子注入區域作為電阻元件的方法在下述美國專利中已作了描述，即美國專利號4，246，692（注入區埋置在場氧化層下面），美國專利號4，110，776（注入電阻在場氧化層上面），美國專利號4，209，716（注入電阻在第二層多晶硅中）以及美國專利號4，330，931（多晶硅和鎢的復合元件）。據本申請人所知，與本發明最接近的現有技術有以下幾個實例：垂直方向埋置多晶硅電阻元件，這由YosKio????Sahai等人提出，見1984年9月匯編的《1984超大規模集成電路技術論文集》（1984????Symposium????on????VLSI????Technology????Digest????of????Technical????Papers）第6-7頁;離子注入多晶硅電阻元件，這在美國專利號4，416，049中作了說明;等離子體增強的化學氣相沉積，這由A.C.Adams提出，見S.M.Sze編輯、1983年McGraw????Hill出版的《超大規模集成電路技術》（VLSI????Technology）第93至129頁。

這些現有技術均有其自身帶來的困難。由于多晶硅的導電性，要達到所需電阻值，要求較長的電阻通道，從而需要比較大的多晶硅電阻。許多現有技術需要嚴格的掩蔽工序，以使多晶硅負載電阻的長度和寬度達到必要的精確度。用了多晶硅負載電阻，還可能造成表面輪廓高，從而導致最終制成的電路上的薄膜破裂。多晶硅中硼或磷摻雜劑的擴散率高，這給利用高電阻的多晶硅區域作為負載元件增添了困難。

本發明是與先有技術不同的。本發明把用等離子體增強的化學氣相沉積的富硅氮化物（silicon-rich????nitride）薄膜作為接點窗口負載元件（Contact-Window-load????device）。雖然這薄膜含有與氮化物交雜的微量多晶硅，但它不是多晶硅，并在很多方面優于用作電阻元件的多晶硅。

在這里描述的是一個用于MOS集成電路的經過改進的電阻元件。這電阻元件作為由一個絕緣層隔離的兩個導電區之間的接點窗口負載元件。絕緣層中開有一個孔，等離子體增強的化學氣相沉積（PECVD）富硅（Si）氮化物被沉積和成型，結果在這接點窗口上留下富硅氮化物。該富硅氮化物薄膜與兩個導電區（絕緣層的上面和下面）都接觸，并形成這兩個導電區之間的垂直方向的電阻。

這種等離子體方法能用于在低溫下進行該富硅薄膜的沉積，并提供半導體器件中的電阻負載。雖然最佳實施例說明該電阻材料用于存儲單元中，但是本領域的專業人員將明白這項技術也可用于其他集成電路。

圖1是部分硅基片的橫剖正視圖，它包括場氧化層、襯底氧化層和氮化物層。

圖2描述柵氧化層的沉積和埋置在柵氧化層中的接點孔。

圖3描述多晶硅層和鎢-硅層的沉積以及埋置的接點氮離子區域的沉積。

圖4描述源/漏區的腐蝕和沉積。

圖5描述氧化層的生長。

圖6描述玻璃薄膜層的沉積。

圖7描述用于裝入電接點的窗口的開孔。

圖8描述用于制成垂直方向電阻的富硅氮化物的沉積。

圖9描述敷設電接點的金屬噴鍍步驟。

圖10為存儲單元的電氣原理圖。

圖11為圖10所描述的存儲單元的平面布置圖。

在這里描述的是制造MOS集成電路的接點窗口電阻元件的工藝。雖然本發明目前最佳的實施例所考慮的是在場效應晶體管的有金屬沉積的多晶硅區域上堆置接點窗口電阻，但是本領域的專業人員將明白，本發明可容易地適用于其他實施方案。在以下敘述中提出許多具體的細節，以供透徹理解本發明之用。同樣專業人員將明白，如果沒有這些具體的細節，本發明仍可應用。此外，為不使本發明因多余而含糊，對于那些眾所周知的處理工序不加贅述。