[其他]具有擬折疊位線的動態存儲陣列

無效

• 申請號: 85103516
• 申請日: 1985-05-02
• 公開（公告）號: CN85103516B
• 公開（公告）日: 1987-04-15
• 發明（設計）人: 麥克爾羅伊
• 申請（專利權）人: 得克薩斯儀器公司
• 主分類號: G11C8/02
• 分類號: G11C8/02
• 代理公司: 中國專利代理有限公司
• 代理人: 李先春

本發明是關于半導體存儲裝置，而且更主要是指 用于動態讀/寫存儲裝置的一種位線(bit?line)及單 元陣列的改良結構。

動態金屬氧化物半導體(MOS)讀/寫存儲裝置 所具有的構造，在授予懷特、麥克亞當斯及雷德瓦恩 的美國專利第4,081,701號中(-16K動態隨機存取 存儲器)以及授予麥克亞歷山大、懷特及拉烏的美國 專利第4,239,993號中(-64K動態隨機存取存儲 器)均有論述，以上兩專利都已轉讓給得克薩斯儀器 公司。隨著光刻技術及半導體處理的改進，現已可 制造256K動態隨機存取存儲器，而1兆動態隨機存 取存儲器亦在研制中。所有這些裝置都使用一單晶 體管存儲單元，其中數據是存儲于一電容器中。在具 有高密度的裝置中，由于每位線上單元的增加，使單 元變小，而位線變長，從而對存儲電荷的檢測便顯得 更加困難。當每位線對單元的比率大約小于 1/30或1/40時，利用一差動讀出放大器并不能檢 測出一可靠的信號，因此，該比率最好為1/20左右 或小于該值。

若不采用專利第4,081,701號及專利第 4,239,993號所述的“開放型”位線方案時，可將用于 一已知的讀出放大器的兩位線折疊并在晶片上彼此 相鄰地平放。這樣，例如由α粒子引入襯底的局部化 噪音，可相等地耦合在兩位線上，從而不會影響該讀 出放大器的差動輸入。然而，對某些單元排列方案而 言，由于在讀出放大器的一側上要將位線延長以容納 雙倍數量的行線，這種折疊位線結構便會損害介乎存 儲器電容與位線之間的電容比。也就是說，在一開放 型位線結構中，如果其最佳單無寬度及長度能使一單 元正好位于位線及行線的節距內，則在折疊結構中， 同樣的單元便會因雙倍的行線數目與一位線相交而 使位線延長，電容量增加。

本發明的主要目的是為高密度動態RAM(隨機 存取存儲器)裝置提供一改良位線及單元陣列結構， 尤其對使用單晶體管單元的MOS裝置而言更是如 此。另一目的是在折疊位線方案中，提供一高密度 動態RAM，其中存儲電容對位線電容量的比率為一 最大值。

根據本發明的一實施方案，一半導體動態 讀/寫存儲裝置含有單晶體管存儲單元的行與列陣 列，并有一差動讀出放大器供每列單元使用。在擬折 疊(quasi-folded)位線結構中，該讀出放大器具有一 對自其輸入端延伸出來的平衡位線，存儲單元并不直 接與位線相連接。而是耦合至位線段(bit?line? segments)的。行地址選擇一單元與一線段相連，并 且從兩線段中選擇一個與兩位線之一相聯。字線是 接至兩位線，并且是供單元使用的，字線通過成組方 式與一段線(segment?line)相聯。再將各組字線交 織，而不是將字線一一交織。若與一對一交織方案比 較，該組合段線與位線電容均與存儲器電容有一較佳 的比率。

本發明的新穎特性相信已在所附權項所定的發 明特征中確知。然而發明本身及其他特征及優點，只 要參看以下詳細描述并閱讀附圖便可充分理解。其 中：

圖1是以方塊形式表示的1兆動態存儲裝置電 路圖，根據本發明，該1兆容量的動態存儲裝置可利 用擬折疊位線結構，其單元陣列中有分段位線；

圖2是以方塊形式表示圖1一部分電路的電路 圖；

圖3是以方塊形式表示圖2的一部分電路的電 路圖；

圖4是圖3裝置的多路復用器、緩沖器及列選擇 電路的電路示意圖；

圖5是圖1至4的讀出放大器及單元陣列的電 路示意圖；

圖6是一時序圖，表示圖1至5電路中，各節點 的電壓對時間的關系；

圖7是該單元陣列一小部分的放大圖，表示本發 明的擬折疊位線結構；

圖8為放大許多倍的圖1-7裝置中單元陣列 的一極小部分的平面圖，它顯示兩個存儲單元。

圖9是圖8兩單元的電路示意圖；

圖10A至10D是圖8裝置的各剖面圖，它們分 別取自線A-A至D-D的各垂直切面。