[發明專利]內置晶振封裝結構、半導體器件、封裝工藝和生產方法

有效

• 申請號: 202310928263.8
• 申請日: 2023-07-27
• 公開（公告）號: CN116667809B
• 公開（公告）日: 2023-09-29
• 發明（設計）人: 于政;劉懷超;吳靖宇
• 申請（專利權）人: 北京炬玄智能科技有限公司
• 主分類號: H03H9/10
• 分類號: H03H9/10;H03H3/02
• 代理公司: 北京中強智尚知識產權代理有限公司 11448
• 代理人: 賈依嬌

本申請實施例公開了一種內置晶振封裝結構、半導體器件、封裝工藝和生產方法，內置晶振封裝結構包括了框架基島、多個應力釋放槽和壓力平衡孔，在使用過程中，芯片設置在框架基島的芯片固定區，晶振設置在框架基島上的晶振固定區，而后可以通過引線將晶振和芯片進行互聯，在結構方面，替代了傳統技術中的晶振通過貼片的方式粘在PCB與芯片互聯的連接方式，抑制了寄生電容的產生，能夠提高頻率輸出的精度，降低模組的整體頻率偏差，利于滿足高精度的產品需求；在生產工藝方面，可以減少作業流程，利于降低成本，同時提高產品可靠性和精度。

技術領域

本申請實施例涉及集成電路技術領域，尤其涉及一種內置晶振封裝結構、半導體器件、封裝工藝和生產方法。

背景技術

在集成電路封裝技術領域，晶振封裝結構和工藝作為產品重要的組成部分，為產品的性能輸出提供強有力的支持，尤其是隨著摩爾定律的發展接近極限，越來越多的人注意到封裝工藝的發展也在快速發展，對于高輸出速度以及高精度的需求也是非常急迫。

標準的晶振是在PCB的板子上外置使用，晶振受溫度，濕度變化的影響跳動比較大，使用戶的整體模組體驗非常差，且在設計PCB的時候需要單獨預留晶振貼片位置，晶振通過貼片的方式粘在PCB與芯片互聯，從而使芯片與晶振之間產生了寄生電容，影響頻率輸出精度，整體模組的頻率偏差大，不能滿足高精度產品的需求。在工藝方面，晶振與芯片分立粘貼，耗費了更多的人力，物力資源，增加了成本開銷。出于上述原因，芯片與晶振分立貼在PCB的方式增加了成本，不能實現高精度的應用。

發明內容

本發明旨在至少解決現有技術或相關技術中存在的技術問題之一。

為此，本發明的第一方面提供了一種內置晶振封裝結構。

本發明的第二方面提供了一種半導體器件。

本發明的第三方面提供了一種封裝工藝。

本發明的第四方面提供了一種生產方法。

有鑒于此，根據本申請實施例的第一方面提出了一種內置晶振封裝結構，包括：

框架基島，所述框架基島上形成有芯片固定區和晶振固定區；

多個應力釋放槽，多個所述應力釋放槽開設在所述框架基島的周側；

壓力平衡孔，所述壓力平衡孔開設在所述框架基島上，位于所述芯片固定區和所述晶振固定區之間；

其中，所述應力釋放槽的輪廓為弧形，所述應力釋放槽的半徑是基于所述框架基島的尺寸和封裝材料參數確定的。

在一種可行的實施方式中，所述框架基島的尺寸和所述封裝材料的材料參數包括熱膨脹系數和/或楊氏模量。

在一種可行的實施方式中，所述應力釋放槽的半徑是通過如下公式確定的：

其中，α_emc為封裝材料的熱膨脹系數，α_LF為框架基島的熱膨脹系數，F為封裝材料與框架基島之間的軸向拉力，E₁為封裝材料的楊氏模量，E₂為框架基島的楊氏模量，ρ為曲率半徑，H_emc為封裝材料的厚度，H_LF為框架基島的厚度，L為封裝體的長度，r為應力釋放槽的半徑，t為溫度變化量，d1和d2為封裝材料上下兩層的厚度。

在一種可行的實施方式中，內置晶振封裝結構還包括：

粗化顆粒層，所述粗化顆粒層形成于所述框架基島之上；

多個引腳，多個所述引腳布置在所述框架基島的周側。

在一種可行的實施方式中，所述粗化顆粒層是在所述框架基島的表面鍍銀，而后再經過粗化處理獲得的。