[發明專利]芯片及芯片堆疊結構

在審

• 申請號: 202310874936.6
• 申請日: 2023-07-17
• 公開（公告）號: CN116613139A
• 公開（公告）日: 2023-08-18
• 發明（設計）人: 張家瑞
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L23/535
• 分類號: H01L23/535;H01L23/538;H01L25/065
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 周旋

本發明涉及一種芯片及芯片堆疊結構，涉及集成電路技術領域。所述芯片包括：芯片本體；互連結構，包括多個貫穿所述芯片本體且彼此間隔設置的互連元件；至少一個所述互連結構為第一互連結構，所述第一互連結構中的所述互連元件為第一互連元件；第一控制電路，設置于所述芯片本體內；所述第一控制電路的輸入端與一個所述第一互連結構的每一所述第一互連元件的第一端分別連接，所述第一控制電路的輸出端與同一所述第一互連結構的每一所述第一互連元件的第二端分別連接；所述第一控制電路用于根據選擇信號將一個所述第一互連元件的第一端接收的信號傳輸至另一所述第一互連元件的第二端。本發明可以避免部分硅通孔的性能退化而造成整個半導體芯片失效。

技術領域

本發明涉及集成電路技術領域，特別是涉及一種芯片及芯片堆疊結構。

背景技術

為了實現更高的晶體管集成度，多個半導體芯片自下而上依次堆疊在半導體襯底上，半導體芯片與半導體襯底之間、以及半導體芯片相互之間通過引線鍵合元件進行連接，并且在半導體芯片內部通過硅通孔（英文：through?silicon?via，簡稱：TSV）將半導體芯片內部的金屬互連線與引線鍵合元件連接起來，從而實現半導體芯片相互之間的通信。

然而，經過一定時間的使用，半導體芯片內部的硅通孔性能將會退化，可能會造成半導體芯片失效。

發明內容

基于此，有必要提供一種避免部分硅通孔的性能退化而造成整個半導體芯片失效的芯片及芯片堆疊結構。

第一方面，提供了一種芯片，所述芯片包括：

芯片本體；

互連結構，包括多個貫穿所述芯片本體且彼此間隔設置的互連元件；至少一個所述互連結構為第一互連結構，所述第一互連結構中的所述互連元件為第一互連元件；

第一控制電路，設置于所述芯片本體內；所述第一控制電路的輸入端與一個所述第一互連結構的每一所述第一互連元件的第一端分別連接，所述第一控制電路的輸出端與同一所述第一互連結構的每一所述第一互連元件的第二端分別連接；所述第一控制電路用于根據選擇信號將一個所述第一互連元件的第一端接收的信號傳輸至另一所述第一互連元件的第二端。

在其中一個實施例中，所述第一控制電路包括：

第一選擇模塊，包括多個輸入端和一個輸出端；所述第一選擇模塊的各個輸入端與一個所述第一互連結構的各個所述第一互連元件的第一端一一連接；所述第一選擇模塊用于根據所述選擇信號將所述第一選擇模塊的一個輸入端接收的信號從所述第一選擇模塊的輸出端輸出；

第二選擇模塊，包括一個輸入端和多個輸出端；所述第二選擇模塊的輸入端與所述第一選擇模塊的輸出端連接，所述第二選擇模塊的各個輸出端與同一所述第一互連結構的各個所述第一互連元件的第二端一一連接；所述第二選擇模塊用于根據所述選擇信號將所述第一選擇模塊輸出的信號從所述第二選擇模塊的一個輸出端輸出。

在其中一個實施例中，所述第一控制電路還包括：

第一輸出端口，與所述第一選擇模塊的輸出端連接；所述第一輸出端口用于將所述第一選擇模塊輸出的信號傳輸至所述芯片本體中。

在其中一個實施例中，所述第一控制電路包括多個所述第一選擇模塊、多個所述第二選擇模塊和多個所述第一輸出端口，多個所述第一選擇模塊分別與多個所述第二選擇模塊和多個所述第一輸出端口一一連接。

在其中一個實施例中，至少一個所述互連結構為第二互連結構，所述第二互連結構中的所述互連元件為第二互連元件。

在其中一個實施例中，所述第一互連結構的各個所述第一互連元件用于接收的信號，與所述第二互連結構的各個所述第二互連元件用于接收的信號一一相同。

在其中一個實施例中，所述第一互連結構的各個所述第一互連元件用于接收的信號，與所述第二互連結構的各個所述第二互連元件用于接收的信號各不相同。

在其中一個實施例中，所述芯片還包括：