[發明專利]存儲器及其配置方法和讀取控制方法

在審

• 申請號: 202310850715.5
• 申請日: 2023-07-12
• 公開（公告）號: CN116564375A
• 公開（公告）日: 2023-08-08
• 發明（設計）人: 袁園
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C7/12
• 分類號: G11C7/12;G11C7/18;G11C7/10;G11C8/08;G11C8/14
• 代理公司: 上海晨皓知識產權代理事務所(普通合伙) 31260
• 代理人: 成麗杰

1.一種存儲器，其特征在于，包括：

存儲陣列，所述存儲陣列包括至少兩個邊緣子存儲陣列和中間子存儲陣列，所述中間子存儲陣列位于兩個所述邊緣子存儲陣列之間，所述邊緣子存儲陣列中包括多條第一位線；

至少一個具有第一端和第二端的第一感測放大器，所述第一端和所述第二端分別與兩條所述第一位線耦接，與同一所述第一感測放大器耦接的兩條所述第一位線中的一者為第一讀寫位線，另一者為第一參考位線；

其中，寫入與所述第一讀寫位線對應的存儲單元中的數據為第一數據，則對應寫入與所述第一參考位線對應的存儲單元中的數據為第二數據，所述第一數據和所述第二數據中的一者為邏輯1，則另一者為邏輯0。

2.根據權利要求1所述的存儲器，其特征在于，所述第一位線包括第一子位線和第二子位線，所述第一子位線與所述第一感測放大器耦接，一所述中間子存儲陣列中包括多條第二位線，所述存儲器還包括：

多個第二感測放大器，部分所述第二感測放大器的一端與所述第二子位線耦接，該些部分所述第二感測放大器的另一端與部分所述第二位線耦接，剩余所述第二感測放大器的一端與一所述中間子存儲陣列中的部分所述第二位線耦接，剩余所述第二感測放大器的另一端與另一所述中間子存儲陣列中的部分所述第二位線耦接；

其中，所述第二位線與所述第一位線一一對應，所述第一子位線由所述第一讀寫位線和所述第一參考位線組成。

3.根據權利要求2所述的存儲器，其特征在于，沿第一方向上，每一所述第一子位線和每一所述第二子位線交替排布，所述第二子位線耦接至所述中間子存儲陣列；

其中，與同一所述第一感測放大器耦接的兩條所述第一子位線中的一者為所述第一讀寫位線，另一者為所述第一參考位線。

4.根據權利要求3所述的存儲器，其特征在于，沿所述第一方向上，每一所述第一讀寫位線和每一所述第一參考位線交替排布。

5.根據權利要求2所述的存儲器，其特征在于，沿第二方向上，所述邊緣子存儲陣列和所述中間子存儲陣列間隔排布，所述第二感測放大器位于所述邊緣子存儲陣列和所述中間子存儲陣列之間；

所述第一感測放大器位于所述邊緣子存儲陣列遠離所述中間子存儲陣列的一側；或者，所述第一感測放大器位于所述邊緣子存儲陣列和所述中間子存儲陣列之間，且所述第一感測放大器和所述第二感測放大器沿第一方向交替排布；其中，所述第一方向與所述第二方向垂直。

6.根據權利要求1所述的存儲器，其特征在于，在對所述存儲器進行上電時，寫入與所述第一讀寫位線和所述第一參考位線對應的存儲單元中的數據為第三數據，所述第三數據對應的所述存儲單元上的電平值為第三電平值，邏輯1對應的所述存儲單元上的電平值為第一電平值，邏輯0對應的所述存儲單元上的電平值為第二電平值，所述第三電平值小于所述第一電平值且大于所述第二電平值。

7.根據權利要求1所述的存儲器，其特征在于，還包括：控制電路，被配置為，使得寫入與所述第一讀寫位線對應的存儲單元中的數據為第一數據，并基于所述第一數據向與所述第一參考位線對應的存儲單元中寫入第二數據。

8.根據權利要求1所述的存儲器，其特征在于，還包括：

第一數據傳輸路徑，與所述第一讀寫位線耦接，被配置為傳輸所述第一數據；

第二數據傳輸路徑，與所述第一參考位線耦接，被配置為傳輸所述第二數據；

數據輸出端，與所述第一數據傳輸路徑和所述第二數據傳輸路徑均耦接，被配置為輸出所述第一數據。

9.一種存儲器的配置方法，其特征在于，包括：

提供根據權利要求1至8中任一項所述的存儲器；

在對所述存儲器進行上電時，向與所述第一感測放大器耦接的所有所述第一位線對應的存儲單元中均寫入第三數據，所述第三數據對應的所述存儲單元上的電平值為第三電平值，邏輯1對應的所述存儲單元上的電平值為第一電平值，邏輯0對應的所述存儲單元上的電平值為第二電平值，所述第三電平值小于所述第一電平值且大于所述第二電平值。