[發(fā)明專利]一種虛擬ATE測(cè)試方法及系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 202310847310.6
• 申請(qǐng)日: 2023-07-12
• 公開(kāi)（公告）號(hào): CN116580757B
• 公開(kāi)（公告）日: 2023-09-22
• 發(fā)明（設(shè)計(jì)）人: 張琦;吉潤(rùn)宰;郝學(xué)塨
• 申請(qǐng)（專利權(quán)）人: 悅芯科技股份有限公司
• 主分類號(hào): G11C29/56
• 分類號(hào): G11C29/56;G06F8/41
• 代理公司: 北京騰遠(yuǎn)知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11608
• 代理人: 梁國(guó)海

本發(fā)明公開(kāi)了一種虛擬ATE測(cè)試方法及系統(tǒng)，屬于芯片測(cè)試技術(shù)領(lǐng)域，具體包括：在AItest的編譯器中定義輸入文件，定義完畢后，AItest將所述輸入文件編譯為可讀取文件放至虛擬ATE指定目錄下，并將待測(cè)芯片的verilog模型一同放置到虛擬ATE指定目錄下；通過(guò)AItest啟動(dòng)虛擬ATE模塊，讀取所述可讀取文件，經(jīng)虛擬ATE轉(zhuǎn)換為16*n通道的波形，將波形輸入待測(cè)芯片verilog模型中，虛擬ATE模塊接收模型返回?cái)?shù)據(jù)并存儲(chǔ)；虛擬ATE模塊對(duì)返回?cái)?shù)據(jù)進(jìn)行分析，判斷測(cè)試是否成功，生成測(cè)試結(jié)果文件并進(jìn)行顯示；本發(fā)明實(shí)現(xiàn)了芯片的功能測(cè)試，節(jié)約了大量測(cè)試程序開(kāi)發(fā)成本。

技術(shù)領(lǐng)域

本發(fā)明涉及芯片測(cè)試技術(shù)領(lǐng)域，具體涉及一種虛擬ATE測(cè)試方法及系統(tǒng)。

背景技術(shù)

ATE測(cè)試設(shè)備是集成電路行業(yè)非常常用的測(cè)試設(shè)備，ATE測(cè)試設(shè)備在測(cè)試芯片時(shí)分為測(cè)試程序開(kāi)發(fā)階段和芯片測(cè)試量產(chǎn)階段，其中測(cè)試程序開(kāi)發(fā)階段涉及到了芯片時(shí)序和功能的調(diào)試，占用大部分時(shí)間，芯片測(cè)試量產(chǎn)階段就是利用開(kāi)發(fā)階段的程序，進(jìn)行批量重復(fù)測(cè)試篩選。

因此我們提出虛擬ATE方案來(lái)縮短這部分時(shí)間，縮短這部分時(shí)間的原理是芯片設(shè)計(jì)公司從芯片設(shè)計(jì)到封裝，而虛擬ATE的優(yōu)勢(shì)是在芯片尚未制造封裝時(shí)，就可以同步并行開(kāi)始ATE測(cè)試程序開(kāi)發(fā)階段，提前驗(yàn)證測(cè)試程序的時(shí)序和功能，等芯片制造完成后，可以花費(fèi)很短時(shí)間在ATE機(jī)臺(tái)上測(cè)試，因此我們提出了一種虛擬ATE測(cè)試方法及系統(tǒng)。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種虛擬ATE測(cè)試方法及系統(tǒng)，解決以下技術(shù)問(wèn)題：

現(xiàn)有測(cè)試程序開(kāi)發(fā)階段涉及到了芯片時(shí)序和功能的調(diào)試，占用大部分時(shí)間，因此需要一種虛擬ATE測(cè)試方法。

本發(fā)明的目的可以通過(guò)以下技術(shù)方案實(shí)現(xiàn)：

一種虛擬ATE測(cè)試方法，包括以下步驟：

在AItest的編譯器中定義輸入文件，定義完畢后，AItest將所述輸入文件編譯為可讀取文件放至虛擬ATE指定目錄下，并將待測(cè)芯片的verilog模型一同放置到虛擬ATE指定目錄下；

通過(guò)AItest啟動(dòng)虛擬ATE模塊，讀取所述可讀取文件，經(jīng)虛擬ATE轉(zhuǎn)換為16*n通道的波形，將波形輸入待測(cè)芯片verilog模型中，虛擬ATE模塊接收模型返回?cái)?shù)據(jù)并存儲(chǔ)；

虛擬ATE模塊對(duì)返回?cái)?shù)據(jù)進(jìn)行分析，判斷測(cè)試是否成功，生成測(cè)試結(jié)果文件并進(jìn)行顯示。

作為本發(fā)明進(jìn)一步的方案：所述輸入文件包括管腳連接、波形和測(cè)試內(nèi)容。

作為本發(fā)明進(jìn)一步的方案：所述虛擬ATE模塊包括生成模擬器TP、交互模擬器DUT和轉(zhuǎn)換模擬器TG。

作為本發(fā)明進(jìn)一步的方案：所述生成模擬器TP用于模擬ATE數(shù)字板卡的pattern生成模塊，生成8bit?數(shù)字波形索引的channel?data，索引出用戶預(yù)設(shè)波形并輸出出去。

作為本發(fā)明進(jìn)一步的方案：所述交互模擬器DUT用于模擬waveform?data與待測(cè)芯片verilog模型的交互過(guò)程，模擬待測(cè)芯片接收數(shù)據(jù)和返回?cái)?shù)據(jù)的過(guò)程，所述過(guò)程包括待測(cè)芯片接受從外界輸入的操作指令，外界包括ATE、FPGA和ASIC，然后執(zhí)行該操作，在操作完成后芯片會(huì)輸出一個(gè)完成信號(hào)至外界。

作為本發(fā)明進(jìn)一步的方案：虛擬ATE的channel數(shù)量由AItest進(jìn)行調(diào)整，AItest獲取待測(cè)芯片的channel數(shù)量并在虛擬ATE中進(jìn)行調(diào)整。

作為本發(fā)明進(jìn)一步的方案：所述轉(zhuǎn)換模擬器TG用于模擬從FPGA輸出的波形二進(jìn)制數(shù)字信息channel?data與實(shí)際波形0/1數(shù)字電平的waveform?data的轉(zhuǎn)換過(guò)程，根據(jù)虛擬ATE波形預(yù)設(shè)最小edge寬度生成對(duì)應(yīng)的波形頻率，并輸入至芯片verilog模型中。