[發明專利]一種虛擬ATE測試方法及系統

有效

• 申請號: 202310847310.6
• 申請日: 2023-07-12
• 公開（公告）號: CN116580757B
• 公開（公告）日: 2023-09-22
• 發明（設計）人: 張琦;吉潤宰;郝學塨
• 申請（專利權）人: 悅芯科技股份有限公司
• 主分類號: G11C29/56
• 分類號: G11C29/56;G06F8/41
• 代理公司: 北京騰遠知識產權代理事務所(普通合伙) 11608
• 代理人: 梁國海

1.一種虛擬ATE測試方法，其特征在于，包括以下步驟：

在AItest的編譯器中定義輸入文件，定義完畢后，AItest將所述輸入文件編譯為可讀取文件放至虛擬ATE指定目錄下，并將待測芯片的verilog模型一同放置到虛擬ATE指定目錄下；

通過AItest啟動虛擬ATE模塊，讀取所述可讀取文件，經虛擬ATE轉換為16*n通道的波形，將波形輸入待測芯片verilog模型中，虛擬ATE模塊接收模型返回數據并存儲；

虛擬ATE模塊對返回數據進行分析，判斷測試是否成功，生成測試結果文件并進行顯示；

所述虛擬ATE模塊包括生成模擬器TP、交互模擬器DUT和轉換模擬器TG；

所述交互模擬器DUT用于模擬waveform?data與待測芯片verilog模型的交互過程，模擬待測芯片接收數據和返回數據的過程，所述過程包括待測芯片接受從外界輸入的操作指令，外界包括ATE、FPGA和ASIC，然后執行該操作，在操作完成后芯片會輸出一個完成信號至外界；

虛擬ATE的channel數量由AItest進行調整，AItest獲取待測芯片的channel數量并在虛擬ATE中進行調整，通過一個.txt配置文件修改選定的channel激活，未激活的channel就不會進入后續的數據分析。

2.根據權利要求1所述的一種虛擬ATE測試方法，其特征在于，所述輸入文件包括管腳連接、波形和測試內容。

3.根據權利要求1所述的一種虛擬ATE測試方法，其特征在于，所述生成模擬器TP用于模擬ATE數字板卡的pattern生成模塊，生成8bit?數字波形索引的channel?data，索引出用戶預設波形并輸出出去。

4.根據權利要求1所述的一種虛擬ATE測試方法，其特征在于，所述轉換模擬器TG用于模擬從FPGA輸出的波形二進制數字信息channel?data與實際波形0/1數字電平的waveformdata的轉換過程，根據虛擬ATE波形預設最小edge寬度生成對應的波形頻率，并輸入至芯片verilog模型中。

5.根據權利要求4所述的一種虛擬ATE測試方法，其特征在于，所述轉換模擬器TG用于對返回數據進行分析，分析過程為：

在虛擬ATE中比較波形時，包括期望波形和實際波形，所述期望波形存儲在ATE中，所述實際波形由待測芯片返回輸出的，首先存儲期望波形到A文件中，然后將待測芯片返回的波形存在B文件中，利用verilog邏輯讀取A文件和B文件進行對比，識別存在周期波形不符的信息存儲在C文件中，比對結束后對C文件進行讀取，并顯示分析結果。

6.一種虛擬ATE測試系統，其特征在于，包括：

數據輸入模塊，用于在AItest的編譯器中定義輸入文件，定義完畢后，AItest將所述輸入文件編譯為可讀取文件放至虛擬ATE指定目錄下，并將待測芯片的verilog模型一同放置到虛擬ATE指定目錄下；

數據處理模塊，用于通過AItest啟動虛擬ATE模塊，讀取所述可讀取文件，經虛擬ATE轉換為16*n通道的波形，將波形輸入待測芯片verilog模型中，虛擬ATE模塊接收模型返回數據并存儲；

數據分析模塊，用于虛擬ATE模塊對返回數據進行分析，判斷測試是否成功，生成測試結果文件并進行顯示；

所述虛擬ATE模塊包括生成模擬器TP、交互模擬器DUT和轉換模擬器TG；

所述交互模擬器DUT用于模擬waveform?data與待測芯片verilog模型的交互過程，模擬待測芯片接收數據和返回數據的過程，所述過程包括待測芯片接受從外界輸入的操作指令，外界包括ATE、FPGA和ASIC，然后執行該操作，在操作完成后芯片會輸出一個完成信號至外界；

虛擬ATE的channel數量由AItest進行調整，AItest獲取待測芯片的channel數量并在虛擬ATE中進行調整，通過一個.txt配置文件修改選定的channel激活，未激活的channel就不會進入后續的數據分析。