[發明專利]半導體存儲裝置及使半導體存儲裝置中的第1配線及第2配線的電壓升壓的方法

在審

• 申請號: 202310513846.4
• 申請日: 2019-06-25
• 公開（公告）號: CN116524976A
• 公開（公告）日: 2023-08-01
• 發明（設計）人: 吉原宏;天野哲哉
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: G11C16/04
• 分類號: G11C16/04;G11C16/08;G11C16/30
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

實施方式提供一種能夠提高動作速度的半導體存儲裝置及使半導體存儲裝置中的第1配線及第2配線的電壓升壓的方法。實施方式的半導體存儲裝置具備：第1字線，連接于第1記憶胞；第2字線，連接于第2記憶胞；以及電壓產生電路14。電壓產生電路14向電連接于第1字線的配線LOUT1供給電壓VOUT1，且向電連接于第2字線的配線LOUT2供給電壓VOUT2。電壓產生電路14具備：調節器141_1，向配線LOUT1輸出電壓VOUT1，并且與電壓VOUT1對應而輸出第1信號；調節器141_2，向配線LOUT2輸出電壓VOUT2，并且與電壓VOUT2對應而輸出第2信號；以及開關電路，基于第1信號或第2信號的至少任一信號，將配線LOUT1與配線LOUT2之間保持為連接狀態或阻斷狀態的任一狀態。

分案申請的相關信息

本案是分案申請。該分案的母案是申請日為2019年6月25日、申請號201910554490.2、發明名稱為“半導體存儲裝置”的發明專利申請案。

[相關申請]

本申請享有以日本專利申請2018-239621號(申請日：2018年12月21日)為基礎申請的優先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

實施方式涉及一種半導體存儲裝置。

背景技術

已知有將記憶胞三維排列的半導體存儲裝置。

發明內容

實施方式提供一種能夠提高動作速度的半導體存儲裝置。

實施方式的半導體存儲裝置具備：第1字線，連接于第1記憶胞；第2字線，連接于第2記憶胞；以及電壓產生電路，向電連接于所述第1字線的第1配線供給第1電壓，且向電連接于所述第2字線的第2配線供給第2電壓。所述電壓產生電路具備：第1調節器，向所述第1配線輸出所述第1電壓，并且與所述第1電壓對應而輸出第1信號；第2調節器，向所述第2配線輸出所述第2電壓，并且與所述第2電壓對應而輸出第2信號；以及開關電路，基于所述第1信號或所述第2信號的至少任一信號，將所述第1配線與所述第2配線之間保持為連接狀態或阻斷狀態的任一狀態。

附圖說明

圖1是表示第1實施方式的半導體存儲裝置的構成的區塊圖。

圖2是第1實施方式中的記憶胞陣列所具有的區塊的電路圖。

圖3是第1實施方式中的區塊的一部分區域的剖視圖。

圖4是表示第1實施方式中的記憶胞晶體管可取的數據及其閾值電壓分布的圖。

圖5是表示第1實施方式中的行解碼器及驅動器的構成的電路圖。

圖6是表示第1實施方式中的電壓產生電路的構成的圖。

圖7是表示第1實施方式中的調節器群的構成的電路圖。

圖8是表示第1實施方式中的調節器群的動作的電壓波形圖。

圖9是表示第2實施方式中的調節器群的構成的電路圖。

圖10是表示第2實施方式中的調節器群的動作的電壓波形圖。

圖11是表示第3實施方式中的調節器群的構成的電路圖。

圖12是表示第3實施方式中的調節器群的另一第1構成例的電路圖。

圖13是表示第3實施方式中的調節器群的另一第2構成例的電路圖。

圖14是表示第4實施方式中的調節器群的構成的電路圖。

圖15是表示第4實施方式中的調節器群的動作的電壓波形圖。