[發明專利]一種存內乘法計算電路及存儲器

在審

• 申請號: 202310429317.6
• 申請日: 2023-04-19
• 公開（公告）號: CN116611460A
• 公開（公告）日: 2023-08-18
• 發明（設計）人: 周玉梅;黎濤;游恒;尚德龍
• 申請（專利權）人: 中科南京智能技術研究院
• 主分類號: G06G7/16
• 分類號: G06G7/16
• 代理公司: 北京華沛德權律師事務所 11302
• 代理人: 張曉冬

本發明公開了一種存內乘法計算電路及存儲器，涉及集成電路技術領域，存內乘法計算電路包括：第一存儲模塊、第二存儲模塊、第一計算電路、第二計算電路和第三計算電路，第一輸入數據控制第一計算電路、第二計算電路和第三計算電路輸出第一輸出電流，第二輸入數據控制第一計算電路、第二計算電路和第三計算電路輸出第二輸出電流；第一開關、第二開關和第三開關，第一開關控制第一計算電路輸出，第二開關控制第二計算電路輸出，第三開關控制第三計算電路輸出，第一開關、第二開關和第三開關的輸出端相互連接，第一存儲模塊控制第一開關的開斷，第二存儲模塊控制第二開關和第三開關的開斷，第一開關、第二開關和第三開關的輸出端電流之和為計算結果。

技術領域

本發明涉及集成電路技術領域，尤其涉及一種存內乘法計算電路及存儲器。

背景技術

傳統計算數據的方式是僅通過處理器來計算，由于神經網絡的發展，在數據量大時，處理量過大，處理器的處理速度跟不上，而存內計算電路避免了數據的跨存儲結構傳輸，在結構上具有天然的低延時、低能耗優勢，因此存內計算電路目前受到產業界和學術界的廣泛關注。現有的存內計算電路在計算多比特數據時也存在一定的數據輸入和計算延時，為了減少相應的數據延時，本設計提出了一種支持2bit輸入數據與2bit權重數據進行乘累加運算的存內計算電路。

發明內容

本發明的目的在于提供一種存內乘法計算電路及存儲器，可進行2bit輸入數據與2bit權重數據乘累加運算，以減少數據輸入延時和計算延時。

為解決上述技術問題，本發明采用如下技術方案：

本發明實施例的一方面提供了一種存內乘法計算電路，所述存內乘法計算電路包括：第一存儲模塊和第二存儲模塊，所述第一存儲模塊和第二存儲模塊的一端連接第一位線，所述第一存儲模塊和第二存儲模塊的另一端連接第二位線，所述第一存儲模塊存儲第一權重數據，所述第二存儲模塊存儲第二權重數據；結構相同的第一計算電路、第二計算電路和第三計算電路，所述第一計算電路、第二計算電路和第三計算電路的輸入端均連接電源，所述第一計算電路、第二計算電路和第三計算電路的第一控制端均連接輸入第一輸入數據的第一全局位線，所述第一計算電路、第二計算電路和第三計算電路的第二控制端均連接輸入第二輸入數據的第二全局位線，所述第一輸入數據控制所述第一計算電路、第二計算電路和第三計算電路輸出第一輸出電流，所述第二輸入數據控制所述第一計算電路、第二計算電路和第三計算電路輸出第二輸出電流；第一開關、第二開關和第三開關，所述第一開關的輸入端連接第一計算電路的輸出端，所述第二開關的輸入端連接第二計算電路的輸出端，所述第三開關的輸入端連接第三計算電路的輸出端，所述第一開關、第二開關和第三開關的輸出端相互連接，所述第一存儲模塊控制所述第一開關的開斷，所述第二存儲模塊控制所述第二開關和第三開關的開斷，所述第一開關、第二開關和第三開關的輸出端電流值之和為計算結果。

在一些實施例中，所述第一存儲模塊與所述第二存儲模塊的結構相同，所述第一存儲模塊包括第四開關、第五開關和存儲電路，所述第四開關的一端連接所述存儲電路的一端，所述第四開關的另一端連接所述第一位線，所述第五開關的一端連接所述存儲電路的另一端，所述第五開關的另一端連接所述第二位線。

在一些實施例中，所述存儲電路包括第一NMOS管、第一PMOS管、第二NMOS管和第二PMOS管，所述第一NMOS管的柵極連接所述第一PMOS管的柵極、第二PMOS管的漏極、第二NMOS管的漏極和第五開關的一端，所述第二NMOS管的柵極連接所述第二PMOS管的柵極、第一PMOS管的漏極、第一NMOS管的漏極和第四開關的一端，所述第一PMOS管和第二PMOS管的源極均連接電源，所述第一NMOS管和第二NMOS管的源極均接地。

在一些實施例中，所述存內乘法計算電路還包括第六開關和第七開關，所述第六開關的兩端分別連接第一位線和第一全局位線，所述第七開關的兩端分別連接第二位線和第二全局位線。

在一些實施例中，所述第一開關、第二開關和第三開關均采用PMOS管，所述第四開關、第五開關、第六開關和第七開關均采用NMOS管。