[發明專利]一種控制簡單的全數字可編程延遲電路

有效

• 申請號: 202310384641.0
• 申請日: 2023-04-12
• 公開（公告）號: CN116131820B
• 公開（公告）日: 2023-07-11
• 發明（設計）人: 劉亞東;莊志青;胡紅明
• 申請（專利權）人: 合肥燦芯科技有限公司
• 主分類號: H03K5/133
• 分類號: H03K5/133;G06F30/32
• 代理公司: 蘇州越知橋知識產權代理事務所(普通合伙) 32439
• 代理人: 耿丹丹

本發明公開了一種控制簡單的全數字可編程延遲電路，屬于延時電路技術領域，包含由多個延遲單元級聯構成的延遲線，所述延遲單元是由四個異或門構成的可編程延時單元；本發明采用全數字電路實現延遲電路，只需要數字方式的布局布線，就可以移植到另外一個制程，只采用4個異或門搭建一個延遲單元，具有低功耗，面積小，方便控制等特點，控制電路采用獨“0”編碼，非常清晰，簡單。可以廣泛的應用于DDR，ONFI，eMMC，SDIO，PSRAM，QDR，RLDRAM物理層的電路設計之中。

技術領域

本發明涉及延時電路技術領域，具體是一種控制簡單的全數字可編程延遲電路。

背景技術

延遲鎖相環(DLL)是在DDR,ONFI，eMMC，SDIO，PSRAM，QDR，RLDRAM，LVDS，MIPI?DPHY等源同步協議的主控物理層必不可少的組成部分，其中延遲線和延遲單元以及控制電路，尤其重要.現在比較多的采用模擬電路(PLL,相位插值等)或者高頻過采樣的方式來實現。模擬電路對于電源噪聲敏感，對于不同制程，具有較差的移植性，也不能應用于面積功耗要求比較苛刻的場景。采用高頻過采樣的方式，需要頻率非常的高的PLL，增加設計難度，頻率過高帶來更高的功耗。

發明內容

本發明的目的在于提供一種控制簡單的全數字可編程延遲電路，以解決上述背景技術中提出的問題。

為實現上述目的，本發明提供如下技術方案：

一種控制簡單的全數字可編程延遲電路，包含由多個延遲單元級聯構成的延遲線，所述延遲單元是由四個異或門構成的可編程延時單元。

作為本發明的進一步技術方案：所述延遲單元包括異或門U1、異或門U2、異或門U3和異或門U4。

作為本發明的進一步技術方案：所述異或門U1的一個輸入端連接信號in和異或門U2的一個輸入端，異或門U1的另一個輸入端連接異或門U4的一個輸入端、編程信號nTR和信號o_en，異或門U1的輸出端輸出信號pass，異或門U2的另一個輸入端連接異或門U4的輸出端，異或門U2的輸出端連接異或門U3的一個輸入端，異或門U3的另一個輸入端連接信號ret,異或門U3的輸出端輸出信號out,異或門U4的另一個輸入端連接信號i_en。

作為本發明的進一步技術方案：當延遲單元為第一級時，信號out為輸出信號，信號in為輸入信號，信號pass為后一級延遲單元的信號in；信號ret為后一級延遲單元的信號out,信號i_en為1，信號o_en為后一級延遲單元的信號i_en。

作為本發明的進一步技術方案：當延遲單元為延時線的中間級時，信號in為前一級延遲單元的信號pass，信號out為前一級延遲單元的信號ret，信號PASS作為后一級延遲單元的信號IN；信號i_en為前一級延遲單元的信號out，信號ret為后一級延時單元的信號out，信號o_en為后一級延遲單元的信號i_en。

作為本發明的進一步技術方案：當延遲單元為延時線的最后一級時，信號in為前一級延遲單元的信號pass，信號out為前一級延遲單元的信號ret，信號PASS作為本級延遲單元的信號ret；信號i_en為前一級延遲單元的信號out，信號o_en為0。

一種控制簡單的全數字可編程延遲方法，采用上述延遲電路，具體方法如下：首先對編程信號nTR進行編程，達到對信號in的可編程延遲輸出，DDR、ONFI、eMMC、SDIO、PSRAM、QDR和RLDRAM物理層電路中采用這樣的主延遲線來測量一個時鐘周期的所需的級數，將這個數除以4，對從延遲線進行編程，達到1/4周期的延遲。

與現有技術相比，本發明的有益效果是：本發明采用全數字電路實現延遲電路，只需要數字方式的布局布線，就可以移植到另外一個制程，只采用4個異或門搭建一個延遲單元，具有低功耗，面積小，方便控制等特點，控制電路采用獨“0”編碼，非常清晰，簡單。可以廣泛的應用于DDR,ONFI,eMMC,SDIO,PSRAM,QDR,RLDRAM物理層的電路設計之中。