[發明專利]一種控制簡單的全數字可編程延遲電路

有效

• 申請號: 202310384641.0
• 申請日: 2023-04-12
• 公開（公告）號: CN116131820B
• 公開（公告）日: 2023-07-11
• 發明（設計）人: 劉亞東;莊志青;胡紅明
• 申請（專利權）人: 合肥燦芯科技有限公司
• 主分類號: H03K5/133
• 分類號: H03K5/133;G06F30/32
• 代理公司: 蘇州越知橋知識產權代理事務所(普通合伙) 32439
• 代理人: 耿丹丹

1.一種控制簡單的全數字可編程延遲電路，其特征在于，包含由多個延遲單元級聯構成的延遲線，所述延遲單元是由四個異或門構成的可編程延時單元；所述延遲單元包括異或門U1、異或門U2、異或門U3和異或門U4；所述異或門U1的一個輸入端連接信號in和異或門U2的一個輸入端，異或門U1的另一個輸入端連接異或門U4的一個輸入端、編程信號nTR和信號o_en，異或門U1的輸出端輸出信號pass，異或門U2的另一個輸入端連接異或門U4的輸出端，異或門U2的輸出端連接異或門U3的一個輸入端，異或門U3的另一個輸入端連接信號ret,異或門U3的輸出端輸出信號out,異或門U4的另一個輸入端連接信號i_en。

2.根據權利要求1所述的一種控制簡單的全數字可編程延遲電路，其特征在于，當延遲單元為第一級時，信號out為輸出信號，信號in為輸入信號，信號pass為后一級延遲單元的信號in；信號ret為后一級延遲單元的信號out,信號i_en為1，信號o_en為后一級延遲單元的信號i_en。

3.根據權利要求1所述的一種控制簡單的全數字可編程延遲電路，其特征在于，當延遲單元為延時線的中間級時，信號in為前一級延遲單元的信號pass，信號out為前一級延遲單元的信號ret，信號PASS作為后一級延遲單元的信號IN；信號i_en為前一級延遲單元的信號out，信號ret為后一級延時單元的信號out，信號o_en為后一級延遲單元的信號i_en。

4.根據權利要求2所述的一種控制簡單的全數字可編程延遲電路，其特征在于，當延遲單元為延時線的最后一級時，信號in為前一級延遲單元的信號pass，信號out為前一級延遲單元的信號ret，信號PASS作為本級延遲單元的信號ret；信號i_en為前一級延遲單元的信號out，信號o_en為0。

5.一種控制簡單的全數字可編程延遲方法，其特征在于，采用權利要求1-4任一項所述的延遲電路，具體方法如下：首先對編程信號nTR進行編程，達到對信號in的可編程延遲輸出，DDR、ONFI、eMMC、SDIO、PSRAM、QDR和RLDRAM物理層電路中采用主延遲線來測量一個時鐘周期所需的級數，將這個數除以4，對從延遲線進行編程，達到1/4周期的延遲。