[發明專利]片上系統、處理器及指令處理方法

在審

• 申請號: 202310371674.1
• 申請日: 2023-03-28
• 公開（公告）號: CN116414770A
• 公開（公告）日: 2023-07-11
• 發明（設計）人: 鄒志理;周斌添
• 申請（專利權）人: 黑芝麻智能科技（深圳）有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 李笑笑

一種片上系統、處理器及指令處理方法，所述片上系統包括：處理器、I2C讀寫裝置以及I2C控制器，其中：所述處理器，適于向所述I2C讀寫裝置寫入目標指令；以及，在檢測到所述目標指令未成功寫入至所述I2C讀寫裝置的連續次數達到N次時，停止向所述I2C讀寫裝置寫入所述目標指令，并執行其他任務；N≥2；所述I2C讀寫裝置，適于對所述目標指令進行解析，生成與所述目標指令對應的I2C指令并輸出；所述I2C控制器，適于根據所述I2C指令，對連接的從設備進行相應的控制操作。上述方案，能夠提高處理器的指令執行效率和性能。

技術領域

本發明涉及I2C技術領域，尤其涉及一種片上系統、處理器及指令處理方法。

背景技術

集成電路總線(I2C)是一種雙向二進制同步串行總線，廣泛應用在日常生活領域。

在自動駕駛領域，車輛上安裝有多個圖像傳感器實現對周圍環境的感知。圖形傳感器的配置接口為I2C接口。處理器從I2C接口中獲取每一個圖像傳感器(圖像傳感器即為從設備)采集的數據。

現有技術中，處理器對從設備的讀寫過程中，指令執行效率較低、性能較差。

發明內容

本發明實施例解決的是處理器的指令執行效率較低、性能較差的技術問題。

為解決上述技術問題，本發明實施例提供一種片上系統，包括：處理器、I2C讀寫裝置以及I2C控制器，其中：所述處理器，適于向所述I2C讀寫裝置寫入目標指令；以及，在檢測到所述目標指令未成功寫入至所述I2C讀寫裝置的連續次數達到N次時，停止向所述I2C讀寫裝置寫入所述目標指令，并執行其他任務；N≥2；所述I2C讀寫裝置，適于對所述目標指令進行解析，生成與所述目標指令對應的I2C指令并輸出；所述I2C控制器，適于根據所述I2C指令，對連接的從設備進行相應的控制操作。

可選的，所述I2C讀寫裝置包括：指令接收寄存器、指令緩存先入先出模塊、指令讀取控制模塊以及指令譯碼模塊，其中：所述指令接收寄存器，適于接收所述目標指令；所述指令緩存先入先出模塊，適于將所述目標指令輸出至所述指令讀取控制模塊；所述指令讀取控制模塊，適于緩存所述目標指令；所述指令譯碼模塊，適于對所述目標指令進行譯碼操作，生成與所述目標指令對應的I2C指令并輸出。

可選的，所述處理器，適于獲取所述指令接收寄存器的工作狀態；檢測到所述指令接收寄存器處于空閑狀態時，寫入所述目標指令；檢測到所述指令接收寄存器處于忙碌狀態，且檢測到所述接收寄存器處于忙碌狀態的連續次數達到N次時，停止向所述指令接收寄存器寫入所述目標指令。

可選的，所述處理器，適于將滿足預設條件的至少兩條目標指令連續寫入至所述指令接收寄存器；所述I2C讀寫裝置，還適于將所述滿足預設條件的至少兩條目標指令合并。

可選的，所述預設條件包括以下任一種：至少兩條目標指令指向的寄存器地址相鄰；或，至少兩條目標指令指向的寄存器地址之間的差值為預定步長。

可選的，所述片上系統還包括：數據緩存器，適于緩存從設備返回的數據。

可選的，所述片上系統還包括：中斷信號合并模塊，適于將所述I2C讀寫裝置以及所述I2C控制器產生的中斷信號合并，并輸出至所述處理器。

可選的，所述目標指令包括以下至少一種：從設備的寄存器數據域、從設備的寄存器地址域、從設備的標識域、從設備的數據地址格式域、I2C讀寫方向域以及訪問模式域。

本發明實施例還提供了一種指令處理方法，包括：獲取目標指令未成功寫入至I2C讀寫裝置的連續次數；當檢測到所述連續次數達到N次時，停止向所述I2C讀寫裝置寫入所述目標指令，并執行其他任務；N≥2；當接收到所述I2C讀寫裝置輸出的中斷信號時，重新向所述I2C讀寫裝置寫入所述目標指令。