[發(fā)明專利]片上系統(tǒng)、處理器及指令處理方法

在審

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• 申請日: 2023-03-28
• 公開（公告）號: CN116414770A
• 公開（公告）日: 2023-07-11
• 發(fā)明（設(shè)計）人: 鄒志理;周斌添
• 申請（專利權(quán)）人: 黑芝麻智能科技（深圳）有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 李笑笑

1.一種片上系統(tǒng)，其特征在于，包括：處理器、I2C讀寫裝置以及I2C控制器，其中：

所述處理器，適于向所述I2C讀寫裝置寫入目標(biāo)指令；以及，在檢測到所述目標(biāo)指令未成功寫入至所述I2C讀寫裝置的連續(xù)次數(shù)達(dá)到N次時，停止向所述I2C讀寫裝置寫入所述目標(biāo)指令，并執(zhí)行其他任務(wù)；N≥2；

所述I2C讀寫裝置，適于對所述目標(biāo)指令進(jìn)行解析，生成與所述目標(biāo)指令對應(yīng)的I2C指令并輸出；

所述I2C控制器，適于根據(jù)所述I2C指令，對連接的從設(shè)備進(jìn)行相應(yīng)的控制操作。

2.如權(quán)利要求1所述的片上系統(tǒng)，其特征在于，所述I2C讀寫裝置包括：指令接收寄存器、指令緩存先入先出模塊、指令讀取控制模塊以及指令譯碼模塊，其中：

所述指令接收寄存器，適于接收所述目標(biāo)指令；

所述指令緩存先入先出模塊，適于將所述目標(biāo)指令輸出至所述指令讀取控制模塊；

所述指令讀取控制模塊，適于緩存所述目標(biāo)指令；

所述指令譯碼模塊，適于對所述目標(biāo)指令進(jìn)行譯碼操作，生成與所述目標(biāo)指令對應(yīng)的I2C指令并輸出。

3.如權(quán)利要求2所述的片上系統(tǒng)，其特征在于，所述處理器，適于獲取所述指令接收寄存器的工作狀態(tài)；檢測到所述指令接收寄存器處于空閑狀態(tài)時，寫入所述目標(biāo)指令；檢測到所述指令接收寄存器處于忙碌狀態(tài)，且檢測到所述接收寄存器處于忙碌狀態(tài)的連續(xù)次數(shù)達(dá)到N次時，停止向所述指令接收寄存器寫入所述目標(biāo)指令。

4.如權(quán)利要求2所述的片上系統(tǒng)，其特征在于，所述處理器，適于將滿足預(yù)設(shè)條件的至少兩條目標(biāo)指令連續(xù)寫入至所述指令接收寄存器；

所述I2C讀寫裝置，還適于將所述滿足預(yù)設(shè)條件的至少兩條目標(biāo)指令合并。

5.如權(quán)利要求4所述的片上系統(tǒng)，其特征在于，所述預(yù)設(shè)條件包括以下任一種：至少兩條目標(biāo)指令指向的寄存器地址相鄰；或，至少兩條目標(biāo)指令指向的寄存器地址之間的差值為預(yù)定步長。

6.如權(quán)利要求1所述的片上系統(tǒng)，其特征在于，還包括：數(shù)據(jù)緩存器，適于緩存從設(shè)備返回的數(shù)據(jù)。

7.如權(quán)利要求1所述的片上系統(tǒng)，其特征在于，還包括：中斷信號合并模塊，適于將所述I2C讀寫裝置以及所述I2C控制器產(chǎn)生的中斷信號合并，并輸出至所述處理器。

8.如權(quán)利要求1所述的片上系統(tǒng)，其特征在于，所述目標(biāo)指令包括以下至少一種：

從設(shè)備的寄存器數(shù)據(jù)域、從設(shè)備的寄存器地址域、從設(shè)備的標(biāo)識域、從設(shè)備的數(shù)據(jù)地址格式域、I2C讀寫方向域以及訪問模式域。

9.一種指令處理方法，其特征在于，包括：

獲取目標(biāo)指令未成功寫入至I2C讀寫裝置的連續(xù)次數(shù)；

當(dāng)檢測到所述連續(xù)次數(shù)達(dá)到N次時，停止向所述I2C讀寫裝置寫入所述目標(biāo)指令，并執(zhí)行其他任務(wù)；N≥2；

當(dāng)接收到所述I2C讀寫裝置輸出的中斷信號時，重新向所述I2C讀寫裝置寫入所述目標(biāo)指令。

10.如權(quán)利要求9所述的指令處理方法，其特征在于，還包括：將滿足預(yù)設(shè)條件的至少兩條目標(biāo)指令連續(xù)寫入至所述I2C讀寫裝置；所述預(yù)設(shè)條件包括以下任一種：至少兩條目標(biāo)指令指向的寄存器地址相鄰；或，至少兩條目標(biāo)指令指向的寄存器地址之間的差值為預(yù)定步長。

11.如權(quán)利要求9所述的指令處理方法，其特征在于，還包括：檢測到從設(shè)備返回的數(shù)據(jù)次數(shù)達(dá)到預(yù)設(shè)次數(shù)M時，讀取從設(shè)備返回的M次數(shù)據(jù)；M≥2。

12.一種處理器，其特征在于，包括：

獲取單元，用于獲取目標(biāo)指令未成功寫入至I2C讀寫裝置的連續(xù)次數(shù)；

執(zhí)行單元，用于在檢測到所述連續(xù)次數(shù)達(dá)到N次時，停止向所述I2C讀寫裝置寫入所述目標(biāo)指令，并執(zhí)行其他任務(wù)；當(dāng)接收到所述I2C讀寫裝置輸出的中斷信號時，重新向所述I2C讀寫裝置寫入所述目標(biāo)指令。