[發明專利]一種基于FPGA的DDC數字控制方法及系統

在審

• 申請號: 202310366436.1
• 申請日: 2023-04-06
• 公開（公告）號: CN116366006A
• 公開（公告）日: 2023-06-30
• 發明（設計）人: 陳曉東
• 申請（專利權）人: 廣東聚核智能電器股份有限公司
• 主分類號: H03D7/16
• 分類號: H03D7/16;H03H17/02;H04B1/16
• 代理公司: 成都華復知識產權代理有限公司 51298
• 代理人: 余鵬

本申請實施例提供了一種基于FPGA的DDC數字控制方法及系統。該基于FPGA的DDC數字控制系統包括I數據通道、Q數據通道和FPGA數控振蕩器；所述I數據通道包括依次耦合的第一混頻器、第一濾波單元和第一增益控制單元；所述Q數據通道包括依次耦合的第二混頻器、第二濾波單元和第二增益控制單元；所述FPGA數控振蕩器的輸出端分別與所述第一混頻器和第二混頻器耦合；所述FPGA數控振蕩器用于，向所述第一混頻器輸出第一振蕩信號，向所述第二混頻器輸出第二振蕩信號；所述第一混頻器用于，根據數字信號和所述第一振蕩信號得到I基帶信號；所述第二混頻器用于，根據所述數字信號和所述第二振蕩信號得到Q基帶信號。

技術領域

本申請涉及通信下變頻技術領域，尤其涉及一種基于FPGA的DDC數字控制方法及系統。

背景技術

射頻無線通信包括發射機和接收機。發射機將數據承載在基帶信號上，通過上變頻將基帶信號轉為中頻信號或更高頻的射頻信號發送至接收機。接收機對接收到的信號進行下變頻，得到承載了數據的基帶信號。數字下邊頻(Digital?down?converter,DDC)器是接收機中的重要器件。

發明內容

本申請實施例提供一種基于FPGA的DDC數字控制方法及系統，給出了一種基于FPGA實現下變頻器的可行性方案。

為達到上述目的，本申請的實施例采用如下技術方案：

第一方面，提供了一種基于FPGA的DDC數字控制系統，該系統包括I數據通道、Q數據通道和FPGA數控振蕩器；所述I數據通道包括依次耦合的第一混頻器、第一濾波單元和第一增益控制單元；所述Q數據通道包括依次耦合的第二混頻器、第二濾波單元和第二增益控制單元；所述FPGA數控振蕩器的輸出端分別與所述第一混頻器和第二混頻器耦合；

所述FPGA數控振蕩器用于，向所述第一混頻器輸出第一振蕩信號，向所述第二混頻器輸出第二振蕩信號；

所述第一混頻器用于，根據數字信號和所述第一振蕩信號得到I基帶信號；

所述第二混頻器用于，根據所述數字信號和所述第二振蕩信號得到Q基帶信號。

在本申請實施例中，通過FPGA構成FPGA數控振蕩器來實現數控振蕩器的功能。FPGA數控振蕩器向第一混頻器輸出第一振蕩信號，向第二混頻器輸出第二振蕩信號。模數轉換器輸入中頻信號或射頻信號，并通過模數轉換得到數字信號，而后將數字信號分別輸出至第一混頻器和第二混頻器。而后第一混頻器將輸入的數字信號通過第一振蕩信號進行混頻得到第一基帶信號。第二混頻器將輸入的數字信號通過第二振蕩信號進行混頻得到第二基帶信號。而后通過第一濾波單元對第一基帶信號進行濾波處理后輸出至第一增益控制單元，第二濾波單元對第二基帶信號進行濾波處理后輸出至第二增益控制單元。第一增益控制單元和第二增益控制單元分別對輸入的基帶信號進行處理后，輸出至后級的控制器或者基帶信號處理單元等單元。通過后級的控制器等單元對增益控制后的兩路基帶信號進行輸出。其中，第一增益控制單元和第二增益控制單元用于將I基帶信號和Q基帶信號的信號功率增益等大小保持一致，以便于后續對兩路信號進行處理。

在一種可能的實施方式中，所述FPGA數控振蕩器包括相位累加器、FPGA處理器和存儲器；所述存儲器中存儲有正弦信號數據；

所述相位累加器電路輸入端用于根據時鐘控制信號輸入頻率控制字，并按照時鐘周期進行累加得到頻率累加信號；所述頻率累加信號用于指示所述存儲器的地址；

所述FPGA存儲器用于，根據頻率累加信號和所述正弦信號數據得到所述第一振蕩信號和所述第二振蕩信號；所述第一振蕩信號和所述第二振蕩信號的相位相差90°。