[發明專利]一種基于FPGA的DDC數字控制方法及系統

在審

• 申請號: 202310366436.1
• 申請日: 2023-04-06
• 公開（公告）號: CN116366006A
• 公開（公告）日: 2023-06-30
• 發明（設計）人: 陳曉東
• 申請（專利權）人: 廣東聚核智能電器股份有限公司
• 主分類號: H03D7/16
• 分類號: H03D7/16;H03H17/02;H04B1/16
• 代理公司: 成都華復知識產權代理有限公司 51298
• 代理人: 余鵬

1.一種基于FPGA的DDC數字控制系統，其特征在于，包括I數據通道、Q數據通道和FPGA數控振蕩器；所述I數據通道包括依次耦合的第一混頻器、第一濾波單元和第一增益控制單元；所述Q數據通道包括依次耦合的第二混頻器、第二濾波單元和第二增益控制單元；所述FPGA數控振蕩器的輸出端分別與所述第一混頻器和第二混頻器耦合；

所述FPGA數控振蕩器用于，向所述第一混頻器輸出第一振蕩信號，向所述第二混頻器輸出第二振蕩信號；

所述第一混頻器用于，根據數字信號和所述第一振蕩信號得到I基帶信號；

所述第二混頻器用于，根據所述數字信號和所述第二振蕩信號得到Q基帶信號。

2.根據權利要求1所述的系統，其特征在于，所述FPGA數控振蕩器包括相位累加器、FPGA處理器和存儲器；所述存儲器中存儲有正弦信號數據；

所述相位累加器電路輸入端用于根據時鐘控制信號輸入頻率控制字，并按照時鐘周期進行累加得到頻率累加信號；所述頻率累加信號用于指示所述存儲器的地址；

所述FPGA存儲器用于，根據頻率累加信號和所述正弦信號數據得到所述第一振蕩信號和所述第二振蕩信號；所述第一振蕩信號和所述第二振蕩信號的相位相差90°。

3.根據權利要求1或2所述的系統，其特征在于，所述第一濾波單元和/或所述第二濾波單元包括積分梳狀濾波器。

4.根據權利要求3所述的系統，其特征在于，所述第一濾波單元和/或所述第二濾波單元還包括半帶濾波器；所述積分梳狀濾波器的輸出端與所述半帶濾波器的輸入端耦合。

5.根據權利要求4所述的系統，其特征在于，所述第一濾波單元和/或所述第二濾波單元還包括多相濾波器；所述多相濾波器的輸入端與所述半帶濾波器的輸出端耦合。

6.根據權利要求5所述的系統，其特征在于，所述多相濾波器包括255階濾波器。

7.一種基于FPGA的DDC數字控制方法，其特征在于，基于一種基于FPGA的DDC數字控制系統；所述系統包括I數據通道、Q數據通道和FPGA數控振蕩器；所述I數據通道包括依次耦合的第一混頻器、第一濾波單元和第一增益控制單元；所述Q數據通道包括依次耦合的第二混頻器、第二濾波單元和第二增益控制單元；所述FPGA數控振蕩器的輸出端分別與所述第一混頻器和第二混頻器耦合；所述方法包括

控制所述FPGA數控振蕩器向所述第一混頻器輸出第一振蕩信號，向所述第二混頻器輸出第二振蕩信號；

控制所述第一混頻器根據數字信號和所述第一振蕩信號得到I基帶信號；

控制所述第二混頻器根據所述數字信號和所述第二振蕩信號得到Q基帶信號。

8.根據權利要求7所述的方法，其特征在于，所述FPGA數控振蕩器包括相位累加器、FPGA處理器和存儲器；所述存儲器中存儲有正弦信號數據；所述控制所述FPGA數控振蕩器向所述第一混頻器輸出第一振蕩信號，向所述第二混頻器輸出第二振蕩信號，包括

根據時鐘控制信號控制所述相位累加器電路輸入端輸入頻率控制字，并按照時鐘周期進行累加得到頻率累加信號；所述頻率累加信號用于指示所述存儲器的地址；

根據所述時鐘控制信號控制所述FPGA存儲器根據頻率累加信號和所述正弦信號數據得到所述第一振蕩信號和所述第二振蕩信號；所述第一振蕩信號和所述第二振蕩信號的相位相差90°。

9.一種電子設備，其特征在于，包括電路板和如權利要求1-6任一項所述的系統；所述系統安裝在所述電路板上。

10.一種計算機可讀存儲介質，其特征在于，所述計算機可讀存儲介質包括指令；當所述指令在如權利要求9所述的電子設備上運行時，使得所述電子設備執行如權利要求8-9任一項所述的方法。