[發明專利]一種MOM電容及其制備方法、高頻集成電路、芯片

在審

• 申請號: 202310330834.8
• 申請日: 2023-03-30
• 公開（公告）號: CN116469869A
• 公開（公告）日: 2023-07-21
• 發明（設計）人: 李菀婷;黃匯欽
• 申請（專利權）人: 天狼芯半導體（成都）有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L23/64;H10N97/00
• 代理公司: 深圳中一聯合知識產權代理有限公司 44414
• 代理人: 林春梅

本申請屬于半導體技術領域，提供了一種MOM電容及其制備方法、高頻集成電路、芯片，在第一金屬層與第二金屬層之間形成第一層間絕緣層，并在第二金屬層上形成與第一層間絕緣層接觸的第二層間絕緣層，其中，通過由氟碳雜質共摻雜氧化硅和磷硼雜質共摻雜氧化硅中的至少一項組成第一層間絕緣層，并由氟碳雜質共摻雜氧化硅和磷硼雜質共摻雜氧化硅中的至少一項組成第二層間絕緣層，從而在給定的金屬層間結構下有效擴展MOM電容的電容可變范圍，便于設計人員能夠在更小的尺寸空間下設計出所需的電容器，提升了集成電路的空間利用效率。

技術領域

本申請屬于半導體器件技術領域，尤其涉及一種MOM電容及其制備方法、高頻集成電路、芯片。

背景技術

在集成電路設計領域，電容器占據和消耗了芯片的大部分面積，電容器的電容計算公式為C＝εr*S/(4πkd)，其中，εr是相對介電常數，S為電容極板的正對面積，d為電容極板的距離，k則是靜電力常量。因此，采用較高的介電常數的介電材料制備的介電層可以獲得更高的單位面積電容，但是高介電常數的介質層會影響集成電路的響應速度和功耗，因此電容的設計和選擇變得十分重要。

目前集成電路中所需的電容器存在制備工藝復雜、單位面積較大、應用場景受限等問題。

發明內容

本申請提供了一種MOM電容及其制備方法、高頻集成電路、芯片，旨在解決目前集成電路中所需的電容器存在制備工藝復雜、單位面積較大、應用場景受限等問題。

為了解決上述技術問題，本申請實施例第一方面提供了一種MOM電容的制備方法，包括：

在半導體襯底上形成第一金屬層，并對所述第一金屬層上第一刻蝕區域進行刻蝕，以形成深入至所述半導體襯底的第一刻蝕溝槽；

在所述第一金屬層上形成第一層間絕緣層；其中，所述第一層間絕緣層呈凸形結構，所述第一層間絕緣層的凸起部與所述半導體襯底接觸，所述第一層間絕緣層包括氟碳雜質共摻雜氧化硅和磷硼雜質共摻雜氧化硅中的至少一項；

在所述第一層間絕緣層上形成第二金屬層，并在所述第二金屬層上的第二刻蝕區域進行刻蝕，以在所述第二金屬層上形成深入至所述第一層間絕緣層的第二刻蝕溝槽；

在所述第二金屬層上形成第二層間絕緣層；其中，所述第二層間絕緣層呈凸形結構，所述第二層間絕緣層的凸起部與所述第一層間絕緣層接觸，所述第二層間絕緣層包括氟碳雜質共摻雜氧化硅和磷硼雜質共摻雜氧化硅中的至少一項。

在一個實施例中，所述在所述第一金屬層上采用形成第一層間絕緣層包括：

在所述第一金屬層上采用薄膜淀積工藝沉積第一介質材料以形成第一層間絕緣層；其中，所述第一介質材料中包含第一比例摻雜濃度的氟雜質和碳雜質，或者包含第一比例摻雜濃度的磷雜質和硼雜質。

在一個實施例中，所述在所述第二金屬層上形成第二層間絕緣層包括：

在所述第二金屬層上采用薄膜沉積工藝沉積第二介質材料以形成第二層間絕緣層；其中，所述第二介質材料中包含第二比例摻雜濃度的氟雜質和碳雜質，或者包含第二比例摻雜濃度注入磷雜質和硼雜質，所述第二比例摻雜濃度與所述第一比例摻雜濃度不同。

在一個實施例中，所述第一比例摻雜濃度與所述第一金屬層與所述第二金屬層之間的距離呈反比例關系。

在一個實施例中，所述制備方法還包括：

獲取所述MOM電容的電容參數，根據所述電容參數從調節所述第一比例摻雜濃度。

在一個實施例中，所述制備方法還包括：

獲取所述MOM電容的電容參數，根據所述電容參數從調節所述第一介質材料的摻雜濃度。

在一個實施例中，所述第一刻蝕溝槽與所述第二刻蝕溝槽的位置相對。