[發明專利]半導體器件的制備方法

有效

• 申請號: 202310293480.4
• 申請日: 2023-03-24
• 公開（公告）號: CN116013962B
• 公開（公告）日: 2023-07-18
• 發明（設計）人: 胡迎賓;郭廷晃;林智偉
• 申請（專利權）人: 合肥晶合集成電路股份有限公司
• 主分類號: H01L29/08
• 分類號: H01L29/08;H01L29/167;H01L21/336
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

本發明提供了一種半導體器件的制備方法，包括：提供單晶襯底，單晶襯底上形成有柵極結構，柵極結構包括柵極多晶硅層、側墻及刻蝕停止層，柵極多晶硅層位于單晶襯底上，刻蝕停止層覆蓋柵極多晶硅層的頂面，側墻覆蓋柵極多晶硅層和刻蝕停止層的側面；形成單晶膜層覆蓋單晶襯底的表面，以及形成多晶膜層覆蓋刻蝕停止層的頂面及側墻的側面；形成氧化層覆蓋單晶膜層和多晶膜層，且覆蓋至柵極結構的上方；執行研磨工藝研磨氧化層及刻蝕停止層的頂面的多晶膜層，以顯露出刻蝕停止層的頂面；以及，刻蝕去除側墻的側面的多晶膜層，以及去除氧化層。本發明無需Mask工藝，實現了單晶膜層的選擇性生長，工藝簡單易于實現。

技術領域

本發明涉及半導體技術領域，尤其涉及一種半導體器件的制備方法。

背景技術

在半導體器件的制備中，常采用壓應力材料或拉應力材料形成于源區和漏區上，以提高器件的電性能。例如在鍺作為溝道的PMOS器件中，可以采用壓應力材料形成于源區和漏區上；在壓應力材料中引入錫，由于錫的原子半徑大于硅和鍺的原子半徑，因此鍺錫（GeSn）的晶格常數也大于硅鍺（SiGe）的晶格常數，可在溝道中引入更大的壓應力。而當前高質量的鍺錫單晶膜層制備相對較難，一般采用外延法或離子注入法進行制備，若采用離子注入的方式，膜面易形成非晶層，退火晶化則易出現錫的偏析問題；若采用外延法，工藝相對復雜，需要利用Mask（掩模）工藝，成本高且容易引入對準問題，并且在進行離子注入形成輕摻雜區時，較難控制輕摻雜區的結深。

發明內容

本發明的目的在于提供一種半導體器件的制備方法，實現了單晶膜層的選擇性生長。

為了達到上述目的，本發明提供了一種半導體器件的制備方法，包括：

提供單晶襯底，所述單晶襯底上形成有柵極結構，所述柵極結構包括柵極多晶硅層、側墻及刻蝕停止層，所述柵極多晶硅層位于所述單晶襯底上，所述刻蝕停止層覆蓋所述柵極多晶硅層的頂面，所述側墻覆蓋所述柵極多晶硅層和所述刻蝕停止層的側面；

形成單晶膜層覆蓋所述單晶襯底的表面，以及形成多晶膜層覆蓋所述刻蝕停止層的頂面及所述側墻的側面，且采用化學氣相沉積工藝同步形成所述單晶膜層和所述多晶膜層；

形成氧化層覆蓋所述單晶膜層和所述多晶膜層，且覆蓋至所述柵極結構的上方；

執行研磨工藝研磨所述氧化層及所述刻蝕停止層的頂面的多晶膜層，以顯露出所述刻蝕停止層的頂面；以及，

刻蝕去除所述側墻的側面的多晶膜層，以及去除所述氧化層。

可選的，所述單晶襯底的材質包括鍺，所述單晶膜層和所述多晶膜層的材質均包括鍺、錫和硼。

可選的，所述化學氣相沉積工藝的工藝氣體包括Ge₂H₆、SnCl₄和B₂H₆。

可選的，所述化學氣相沉積工藝的工藝溫度為200℃~600℃。

可選的，采用TEOS工藝形成所述氧化層。

可選的，所述柵極結構還包括高K介電層，所述高K介電層位于所述柵極多晶硅層和所述單晶襯底之間。

可選的，采用干法刻蝕工藝或濕法刻蝕工藝刻蝕去除所述側墻的側面的多晶膜層。

可選的，所述干法刻蝕工藝的刻蝕氣體包括Cl₂、CHCl₃、N₂和O₂中的至少一種。

可選的，在刻蝕去除所述側墻的側面的多晶膜層之后，再去除所述氧化層。

可選的，在去除所述氧化層之后，還包括：執行熱退火工藝以將所述單晶膜層中的離子擴散至所述單晶襯底中形成輕摻雜區。