[發明專利]集成芯片結構及其形成方法

在審

• 申請號: 202310272868.6
• 申請日: 2023-03-20
• 公開（公告）號: CN116581101A
• 公開（公告）日: 2023-08-11
• 發明（設計）人: 鍾嘉文;林彥良;張耀文
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L23/522;H01L21/768
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本發明涉及集成芯片結構。集成芯片結構包括襯底。一個或多個下部互連件設置在位于襯底上方的下部層間介電(ILD)結構內。等離子體誘導損傷(PID)緩解層設置在下部ILD結構上方。PID緩解層具有包含金屬的多孔結構。第一上部互連件由位于PID緩解層上方的上部ILD結構橫向地圍繞。第一上部互連件從PID緩解層上方延伸至一個或多個下部互連件。本發明的實施例還提供了形成集成芯片結構的方法。

技術領域

本發明的實施例涉及集成芯片結構及其形成方法。

背景技術

集成芯片制造是復雜的多步驟工藝，在該多步驟工藝期間，在由半導體材料(例如，硅)制成的晶圓上形成電子電路。集成芯片制造可以大致分為前段制程(FEOL)處理和后段制程(BEOL)處理。FEOL處理通常涉及在半導體材料內形成器件(例如晶體管)，而BEOL處理通常涉及在半導體材料上方的介電結構內形成導電互連件。

發明內容

本發明的一些實施例提供了一種集成芯片結構，該集成芯片結構包括：襯底；一個或多個下部互連件，設置在位于所述襯底上方的下部層間介電(ILD)結構內；等離子體誘導損傷(PID)緩解層，設置在所述下部層間介電結構上方，所述等離子體誘導損傷緩解層包括包含金屬的多孔結構；以及第一上部互連件，由位于所述等離子體誘導損傷緩解層上方的上部層間介電結構橫向地圍繞，其中，所述第一上部互連件從所述等離子體誘導損傷緩解層上方延伸至所述一個或多個下部互連件。

本發明的另一些實施例提供了一種集成芯片結構，該集成芯片結構包括：一個或多個下部互連件，設置在位于襯底上方的下部層間介電(ILD)結構內；等離子體誘導損傷(PID)緩解層，設置在所述下部層間介電結構上方，其中，所述等離子體誘導損傷緩解層包括金屬氮化物，所述金屬氮化物具有大于1的金屬與氮的比率；以及第一上部互連件，設置在位于所述等離子體誘導損傷緩解層上方的上部層間介電結構內，所述第一上部互連件延伸穿過所述上部層間介電結構和所述等離子體誘導損傷緩解層以接觸所述一個或多個下部互連件。

本發明的又一些實施例提供了一種形成集成芯片結構的方法，該方法包括：在位于襯底上方的下部層間介電(ILD)結構內形成一個或多個下部互連件；在所述下部層間介電結構上方形成等離子體誘導損傷(PID)緩解層，其中，所述等離子體誘導損傷緩解層包括在第一壓力下形成的金屬氮化物；在所述等離子體誘導損傷緩解層上方形成金屬氮化物層，其中，所述金屬氮化物層在小于所述第一壓力的第二壓力下形成；圖案化所述等離子體誘導損傷緩解層和所述金屬氮化物層以形成上部互連開口；以及在所述上部互連開口內和所述金屬氮化物層上方形成導電材料。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的方面。需要注意的是，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1示出了包括被配置為降低等離子體誘導損傷的等離子體誘導損傷(PID)緩解層的集成芯片結構的一些實施例的截面圖。

圖2示出了包括PID緩解層的集成芯片結構的一些附加實施例的截面圖。

圖3示出了包括多個PID緩解層的集成芯片結構的一些附加實施例的截面圖。

圖4示出了包括PID緩解層的集成芯片結構的一些附加實施例的截面圖。

圖5A至圖5B示出了包括PID緩解層的集成芯片結構的一些附加實施例的截面圖。

圖6示出了包括具有多個子層的PID緩解層的集成芯片結構的一些附加實施例的截面圖。

圖7示出了包括PID緩解層的集成芯片結構的一些附加實施例的截面圖。

圖8示出了包括具有PID緩解層的MIM結構的集成芯片結構的一些附加實施例的截面圖。

圖9示出了包括多個PID緩解層的集成芯片結構的一些附加實施例的截面圖。