[發明專利]集成芯片結構及其形成方法

在審

• 申請號: 202310272868.6
• 申請日: 2023-03-20
• 公開（公告）號: CN116581101A
• 公開（公告）日: 2023-08-11
• 發明（設計）人: 鍾嘉文;林彥良;張耀文
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L23/522;H01L21/768
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

1.一種集成芯片結構，包括：

襯底；

一個或多個下部互連件，設置在位于所述襯底上方的下部層間介電(ILD)結構內；

等離子體誘導損傷(PID)緩解層，設置在所述下部層間介電結構上方，所述等離子體誘導損傷緩解層包括包含金屬的多孔結構；以及

第一上部互連件，由位于所述等離子體誘導損傷緩解層上方的上部層間介電結構橫向地圍繞，其中，所述第一上部互連件從所述等離子體誘導損傷緩解層上方延伸至所述一個或多個下部互連件。

2.根據權利要求1所述的集成芯片結構，還包括：

金屬氮化物層，垂直地位于所述等離子體誘導損傷緩解層和所述上部層間介電結構之間，其中，所述第一上部互連件從所述上部層間介電結構內延伸至穿過所述等離子體誘導損傷緩解層和所述金屬氮化物層。

3.根據權利要求2所述的集成芯片結構，其中，所述等離子體誘導損傷緩解層具有比所述金屬氮化物層低的氮濃度。

4.根據權利要求2所述的集成芯片結構，其中，所述等離子體誘導損傷緩解層具有在所述等離子體誘導損傷緩解層的最外側壁之間延伸的基本上平滑的上表面。

5.根據權利要求1所述的集成芯片結構，其中，所述等離子體誘導損傷緩解層包括氮化鈦或氮化鉭。

6.根據權利要求5所述的集成芯片結構，其中，所述等離子體誘導損傷緩解層具有在1至1.5之間的范圍內的金屬與氮的比率。

7.根據權利要求1所述的集成芯片結構，還包括：

介電層，布置在所述下部層間介電結構和所述等離子體誘導損傷緩解層之間，其中，所述第一上部互連件從直接位于所述等離子體誘導損傷緩解層之上連續地延伸至物理接觸所述一個或多個下部互連件。

8.根據權利要求1所述的集成芯片結構，還包括：

介電層，布置在所述上部層間介電結構上方；

第二等離子體誘導損傷緩解層，設置在所述介電層上方，所述第二等離子體誘導損傷緩解層包括具有第二金屬和氮的第二多孔結構；以及

第三上部互連件，設置在位于所述第二等離子體誘導損傷緩解層上方的附加上部層間介電結構內，所述第三上部互連件從所述附加上部層間介電結構內延伸至穿過所述第二等離子體誘導損傷緩解層和所述介電層。

9.一種集成芯片結構，包括：

一個或多個下部互連件，設置在位于襯底上方的下部層間介電(ILD)結構內；

等離子體誘導損傷(PID)緩解層，設置在所述下部層間介電結構上方，其中，所述等離子體誘導損傷緩解層包括金屬氮化物，所述金屬氮化物具有大于1的金屬與氮的比率；以及

第一上部互連件，設置在位于所述等離子體誘導損傷緩解層上方的上部層間介電結構內，所述第一上部互連件延伸穿過所述上部層間介電結構和所述等離子體誘導損傷緩解層以接觸所述一個或多個下部互連件。

10.一種形成集成芯片結構的方法，包括：

在位于襯底上方的下部層間介電(ILD)結構內形成一個或多個下部互連件；

在所述下部層間介電結構上方形成等離子體誘導損傷(PID)緩解層，其中，所述等離子體誘導損傷緩解層包括在第一壓力下形成的金屬氮化物；

在所述等離子體誘導損傷緩解層上方形成金屬氮化物層，其中，所述金屬氮化物層在小于所述第一壓力的第二壓力下形成；

圖案化所述等離子體誘導損傷緩解層和所述金屬氮化物層以形成上部互連開口；以及

在所述上部互連開口內和所述金屬氮化物層上方形成導電材料。