[發明專利]一種存儲器以及測試方法

有效

• 申請號: 202310238732.3
• 申請日: 2023-03-14
• 公開（公告）號: CN116092564B
• 公開（公告）日: 2023-06-23
• 發明（設計）人: 莊勇;陸天辰;劉芙彤;王衛濤;吳潤錦
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C29/12
• 分類號: G11C29/12;G11C29/20
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 賈偉;吳素花

1.一種存儲器，其特征在于，所述存儲器包括存儲陣列和控制電路，所述存儲陣列包括多個存儲單元，在所述存儲陣列中使用行地址和列地址指示所述存儲單元；所述控制電路包括命令生成電路和地址產生電路，且所述命令生成電路和所述地址產生電路連接，其中：

所述命令生成電路，用于接收第一時鐘信號和第一使能信號，根據所述第一時鐘信號和所述第一使能信號生成讀寫時鐘信號；以及接收所述地址產生電路發送的列地址結束信號，并根據所述列地址結束信號生成預充電信號，所述預充電信號用于指示對所述存儲單元進行預充電；

所述地址產生電路，用于接收所述讀寫時鐘信號和所述預充電信號，根據所述讀寫時鐘信號進行列地址計數且在每完成一行所述存儲單元的寫操作或讀操作時，生成所述列地址結束信號；以及根據所述預充電信號進行行地址計數且在行地址計數值滿足預設值時，確定讀寫控制信號的電平狀態，并將所述讀寫控制信號發送給所述命令生成電路；

其中，所述讀寫時鐘信號用于在所述讀寫控制信號處于預設電平狀態時，指示所述存儲單元進行讀操作或者寫操作，以及每當行地址計數值滿足所述預設值時，所述讀寫控制信號的電平狀態發生翻轉；所述預設電平狀態包括第一電平狀態或者第二電平狀態。

2.根據權利要求1所述的存儲器，其特征在于，所述預設值等于所述存儲陣列中所有行地址數量的一半。

3.根據權利要求1所述的存儲器，其特征在于，所述控制電路還包括時鐘生成電路，其中：

所述時鐘生成電路，用于接收結束信號和所述第一使能信號，在所述第一使能信號處于第一電平狀態且所述結束信號處于第二電平狀態時，生成所述第一時鐘信號；以及在所述結束信號處于第一電平狀態時，屏蔽所述第一時鐘信號。

4.根據權利要求3所述的存儲器，其特征在于，所述地址產生電路，還用于在所述存儲陣列中的所有列地址和所有行地址均全部計數完成時，生成所述結束信號，并將所述結束信號發送給所述時鐘生成電路。

5.根據權利要求1所述的存儲器，其特征在于，所述命令生成電路包括第一邏輯模塊、第一移位模塊和脈沖產生模塊，其中：

所述第一邏輯模塊，用于接收所述第一使能信號，對所述第一使能信號進行延遲及邏輯運算，生成第一激活信號，所述第一激活信號用于激活所述存儲陣列中的一行所述存儲單元；

所述第一移位模塊，用于接收所述第一激活信號和所述第一時鐘信號，根據所述第一時鐘信號對所述第一激活信號進行采樣及移位處理，生成移位激活信號；

所述脈沖產生模塊，用于接收所述移位激活信號，根據所述移位激活信號進行預設數量的脈沖產生處理，生成所述讀寫時鐘信號。

6.根據權利要求5所述的存儲器，其特征在于，所述第一激活信號包括一個脈沖，所述讀寫時鐘信號包括多個脈沖，其中：

所述第一激活信號的脈沖上升沿與所述讀寫時鐘信號的第一個脈沖上升沿之間的時間間隔等于第一時序值；

在所述讀寫時鐘信號中，每相鄰兩個脈沖上升沿之間的時間間隔等于第二時序值。

7.根據權利要求6所述的存儲器，其特征在于，所述脈沖產生模塊包括第一或門和第二移位模塊，其中：

所述第一或門，用于接收所述移位激活信號和所述讀寫時鐘信號，對所述移位激活信號和所述讀寫時鐘信號進行或邏輯運算，生成中間信號；

所述第二移位模塊，用于接收所述中間信號和所述第一時鐘信號，根據所述第一時鐘信號對所述中間信號進行采樣及移位處理，生成所述讀寫時鐘信號。

8.根據權利要求7所述的存儲器，其特征在于，所述第一移位模塊包括A個移位寄存器，所述第二移位模塊包括B個移位寄存器，其中：

所述A和所述B的和值等于所述第一時序值；

所述B等于所述第二時序值。

9.根據權利要求8所述的存儲器，其特征在于，所述第一時序值等于技術標準中規定的行地址選通（RAS）命令到列地址選通（CAS）命令之間的延遲時間；

所述第二時序值等于技術標準中規定的CAS命令到CAS命令之間的延遲時間。