[發明專利]一種半導體器件及其制造方法

在審

• 申請號: 202310204548.7
• 申請日: 2023-02-28
• 公開（公告）號: CN116110793A
• 公開（公告）日: 2023-05-12
• 發明（設計）人: 劉長靈;袁家貴;叢茂杰
• 申請（專利權）人: 紹興中芯集成電路制造股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L21/28;H01L29/423
• 代理公司: 北京磐華捷成知識產權代理有限公司 11851
• 代理人: 李晴

一種半導體器件及其制造方法，該方法包括：提供具有元胞區和終端區的基底，元胞區形成有第一溝槽，終端區形成有第二溝槽；在溝槽的內表面上形成襯墊層；在第一溝槽和第二溝槽中分別形成屏蔽柵和源引出部，源引出部的頂面高于屏蔽柵的頂面；回刻蝕襯墊層，形成第一溝槽中的屏蔽柵介質層和第二溝槽中的源引出部介質層，源引出部的頂面高于源引出部介質層的頂面；形成第一溝槽中的控制柵介質層和柵間介質層以及第二溝槽中的覆蓋層，覆蓋層的表層形成有位于源引出部頂部外圍的凹陷部；沉積控制柵材料層，以填滿第一溝槽；執行平坦化工藝，以去除凹陷部。本發明能夠避免形成控制柵材料的殘留物，進而避免造成殘留物與接觸孔短接。

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件及其制造方法。

背景技術

具有屏蔽柵溝槽(Shield?Gate?Trench，SGT)結構的功率MOSFET器件能夠同時實現低導通電阻和低反向恢復電容，從而同時降低了系統的導通損耗和開關損耗，提高了系統使用效率。

具有SGT結構的半導體器件的柵結構包括屏蔽柵和控制柵，二者都形成于溝槽中，根據屏蔽柵和控制柵在溝槽中的設置不同通常分為上下結構和左右結構。上下結構中屏蔽柵位于溝槽的底部，控制柵位于溝槽的頂部，屏蔽柵和控制柵之間呈上下結構關系，柵間介質層位于屏蔽柵和控制柵之間。

常規的具有屏蔽柵溝槽結構的半導體器件的制造方法一般同步形成元胞區的柵極結構和終端區的源引出部結構。采用常規工藝形成元胞區的柵極結構和終端區的源引出部結構之后，在終端區的源引出部頂部外圍經常會產生控制柵材料的殘留物，該殘留物會與接觸孔短接，最終導致柵源漏電流失效(IGSS?fail)。

因此，有必要對目前的半導體器件及其制造方法提出改進，以至少部分地解決上述技術問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明提供了一種半導體器件的制造方法，包括以下步驟：提供基底，所述基底具有元胞區和終端區，所述元胞區形成有至少一個第一溝槽，所述終端區形成有至少一個第二溝槽；在所述第一溝槽和所述第二溝槽的內表面上形成襯墊層；在所述第二溝槽中形成源引出部，在所述第一溝槽中形成屏蔽柵，所述源引出部的頂面高于所述屏蔽柵的頂面；回刻蝕所述襯墊層，以形成位于所述第一溝槽中的屏蔽柵介質層以及位于所述第二溝槽中的源引出部介質層，所述源引出部的頂面高于所述源引出部介質層的頂面；形成位于所述第一溝槽中的控制柵介質層和柵間介質層，以及位于所述第二溝槽中的覆蓋層，所述覆蓋層的表層形成有位于所述源引出部頂部外圍的凹陷部；沉積控制柵材料層，以填滿所述第一溝槽；執行平坦化工藝，以去除所述凹陷部。

示例性地，在執行所述平坦化工藝之前，所述方法還包括：執行刻蝕工藝，以去除預設厚度的所述控制柵材料層。

示例性地，在執行所述刻蝕工藝后，所述控制柵材料層的頂面低于所述基底的上表面，并且高于所述凹陷部的底面。

示例性地，所述基底包括半導體襯底和形成在所述半導體襯底上的外延層，所述第一溝槽和所述第二溝槽形成在所述外延層中。

示例性地，所述外延層的厚度為3μm-20μm；所述第一溝槽和/或所述第二溝槽的深度為1μm-15μm。

示例性地，在所述第二溝槽中形成源引出部，在所述第一溝槽中形成屏蔽柵的步驟包括：形成填充所述第一溝槽和所述第二溝槽的屏蔽柵材料層；形成圖案化的光刻膠層，所述圖案化的光刻膠層覆蓋所述終端區，并暴露出所述元胞區；以所述圖案化的光刻膠層為掩膜，刻蝕所述第一溝槽中的屏蔽柵材料層，以在所述第一溝槽中形成所述屏蔽柵；去除所述圖案化的光刻膠層，所述第二溝槽中剩余的所述屏蔽柵材料層構成所述源引出部。