[發(fā)明專利]一種總線接口式網(wǎng)卡芯片控制系統(tǒng)

在審

• 申請(qǐng)?zhí)枺?/td>: 202310202504.0
• 申請(qǐng)日: 2023-03-06
• 公開(kāi)（公告）號(hào): CN116431532A
• 公開(kāi)（公告）日: 2023-07-14
• 發(fā)明（設(shè)計(jì)）人: 劉文元
• 申請(qǐng)（專利權(quán)）人: 中國(guó)電子科技集團(tuán)公司第五十四研究所
• 主分類號(hào): G06F13/12
• 分類號(hào): G06F13/12
• 代理公司: 河北東尚律師事務(wù)所 13124
• 代理人: 王文慶

本發(fā)明為一種總線接口式網(wǎng)卡芯片控制系統(tǒng)，屬于集成電路應(yīng)用領(lǐng)域。本發(fā)明包括作為主控的FPGA和被控的網(wǎng)卡芯片，所述FPGA包括軟處理器核、APB總線模塊以及接口模塊，其中，軟處理器核作為CPU，APB總線模塊通過(guò)AXI總線與軟處理器核相連并受軟處理器核控制；接口模塊用于保證APB總線模塊在網(wǎng)卡芯片的時(shí)序約束下實(shí)現(xiàn)對(duì)網(wǎng)卡芯片寄存器的讀寫(xiě)操作。本發(fā)明能夠克服外設(shè)時(shí)序限制對(duì)APB時(shí)鐘頻率的制約，解除二者之間的耦合，提高CPU的主頻及效率。

技術(shù)領(lǐng)域

本發(fā)明屬于集成電路應(yīng)用領(lǐng)域，具體涉及一種總線接口式網(wǎng)卡芯片控制系統(tǒng)。

背景技術(shù)

網(wǎng)卡芯片，又稱網(wǎng)絡(luò)接口控制器(network?interface?controller)芯片，是一類集成了TCP/IP協(xié)議棧、TCP卸載引擎、以太網(wǎng)MAC和PHY的專用集成電路，廣泛應(yīng)用于家庭網(wǎng)絡(luò)設(shè)備、安防設(shè)備、嵌入式服務(wù)器等場(chǎng)景。總線接口式網(wǎng)卡芯片，是使用地址和數(shù)據(jù)總線與主CPU進(jìn)行通信的網(wǎng)卡芯片，從圖1中可以看出，網(wǎng)卡芯片的ADDR[9:0]和DATA[15:0]分別是10位寬度的地址總線引腳和16位寬度的數(shù)據(jù)總線引腳，/CS、/WR、/RD分別表示低電平有效的片選引腳、寫(xiě)使能引腳、讀使能引腳。圖2和圖3分別是網(wǎng)卡芯片的讀操作時(shí)序圖和寫(xiě)操作時(shí)序圖。表1和表2分別表示網(wǎng)卡芯片的讀操作時(shí)序限制和寫(xiě)操作時(shí)序限制。

MicroBlaze是VIVADO提供的能在FPGA上運(yùn)行的軟處理器核，通過(guò)與其他IP(如APB總線橋)組合搭建功能電路，在此基礎(chǔ)上，在VITIS中使用C程序編程即可實(shí)現(xiàn)對(duì)外圍設(shè)備的控制。

AMBA標(biāo)準(zhǔn)是ARM提出的專用于高性能嵌入式處理器的通信標(biāo)準(zhǔn)，按速度由高到低，可劃分為AHB、ASB、APB。APB總線可以降低功耗、減少外圍設(shè)備接口的復(fù)雜性，因此適合于帶寬要求不高、無(wú)需流水總線接口的外設(shè)。其中，基于AMBA3標(biāo)準(zhǔn)的APB3協(xié)議主要包括如下信號(hào)：

(1)PCLK:APB總線時(shí)鐘信號(hào)，上升沿采樣。

(2)PRESETn：APB總線復(fù)位信號(hào)，低電平有效。

(3)PADDR：APB總線地址，32位寬度。

(4)PSEL：APB從設(shè)備片選信號(hào)，高電平有效。

(5)PENABLE：APB使能信號(hào)，高電平有效。

(6)PWRITE：APB讀寫(xiě)控制信號(hào)，高電平執(zhí)行寫(xiě)操作，低電平執(zhí)行讀操作。

(7).PWDATA：APB寫(xiě)數(shù)據(jù)總線信號(hào)，32位寬度。

(8)READY：準(zhǔn)備好信號(hào)，高電平有效。

(9)PRDATA：APB讀數(shù)據(jù)總線信號(hào)，32位寬度。

在傳統(tǒng)的設(shè)計(jì)中，因VIVADO中的IP集成器僅提供同步類型的APB橋接器，因而APB的時(shí)鐘頻率與處理器MicroBlaze的主頻總是保持相同。而外設(shè)的網(wǎng)卡芯片的讀寫(xiě)操作時(shí)序制約了APB的速度，例如，從表1可知，一次完整的寫(xiě)操作至少需要93ns。為了使得在PENABLE為高電平的兩個(gè)時(shí)鐘周期內(nèi)完成寫(xiě)操作，設(shè)計(jì)APB時(shí)鐘頻率為10MHz(周期是100ns，可滿足一次完整的網(wǎng)卡寫(xiě)操作)，如此處理器MicroBlaze的速度會(huì)降低為10MHz，嚴(yán)重制約了MicroBlaze的性能的發(fā)揮。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種總線接口式網(wǎng)卡芯片控制系統(tǒng)，克服傳統(tǒng)設(shè)計(jì)中的外設(shè)時(shí)序限制對(duì)APB時(shí)鐘頻率(也即MicroBlaze主頻)造成的制約，解除二者之間的耦合，進(jìn)而提高CPU的主頻及效率。

為實(shí)現(xiàn)上述目的，本發(fā)明通過(guò)下述技術(shù)方案實(shí)現(xiàn)：