[發明專利]一種總線接口式網卡芯片控制系統

在審

• 申請號: 202310202504.0
• 申請日: 2023-03-06
• 公開（公告）號: CN116431532A
• 公開（公告）日: 2023-07-14
• 發明（設計）人: 劉文元
• 申請（專利權）人: 中國電子科技集團公司第五十四研究所
• 主分類號: G06F13/12
• 分類號: G06F13/12
• 代理公司: 河北東尚律師事務所 13124
• 代理人: 王文慶

1.一種總線接口式網卡芯片控制系統，其特征在于，包括作為主控的FPGA和被控的網卡芯片，所述FPGA包括軟處理器核、APB總線模塊以及接口模塊，其中，軟處理器核作為CPU，APB總線模塊通過AXI總線與軟處理器核相連并受軟處理器核控制；接口模塊用于保證APB總線模塊在網卡芯片的時序約束下實現對網卡芯片寄存器的讀寫操作。

2.根據權利要求1所述的一種總線接口式網卡芯片控制系統，其特征在于，FPGA采用4字節對齊，軟處理器核為MicroBlaze；APB總線模塊的協議版本是基于AMBA3標準的APB3，其中：

PCLK頻率與MicroBlaze的主頻保持相同；

APB的32位總線地址PADDR中僅使用其低12位，其中PADDR[1:0]為保留位，用于四字節對齊，此外，使用PADDR[11:2]的數據傳給網卡芯片的地址總線ADDR[9:0]；

APB的32位寫數據總線信號PWDATA中僅使用其低16位，用于向網卡芯片的數據總線DATA[15:0]傳送數據；

APB的32位讀數據總線信號PRDATA中僅使用其低16位，用于從網卡芯片的DATA[15:0]讀取數據。

3.根據權利要求1所述的一種總線接口式網卡芯片控制系統，其特征在于，當FPGA的CPU發起寫操作時，APB總線模塊的PSEL和PWRITE置為高電平，PADDR上輸出寄存器的物理地址；經過一個PCLK周期，PENABLE跳變為高電平，PREADY為高電平時，數據PWDATA[15:0]傳輸給網卡芯片的DATA[15:0]，DATA[15:0]的數據會在網卡芯片的采樣時間內寫入到地址為ADDR[9:0]的寄存器中；

當FPGA的CPU發起讀操作時，APB總線模塊的PSEL置為高電平，PWRITE置為低電平，PADDR上輸出寄存器的物理地址；使用含有等待的讀方式，即，當PSEL置為高電平一個PCLK周期后，PENABLE跳變為高電平時，先把PREADY信號拉低，直到網卡芯片的DATA[15:0]上的數據準備好后，才把PREADY信號拉高，并把DATA[15:0]的數據賦給PRDATA[15:0]，此時完成讀操作。

4.根據權利要求3所述的一種總線接口式網卡芯片控制系統，其特征在于，CPU每執行完一次寫操作或讀操作后，均延遲一段時間，等待網卡芯片完成操作，再執行下一次操作。

5.根據權利要求1所述的一種總線接口式網卡芯片控制系統，其特征在于，接口模塊采用獨熱碼定義7個狀態，狀態轉移過程如下：

S0：空閑態；此狀態下，當PSEL為高電平時，說明APB總線模塊有讀或寫請求，狀態轉移到S1；

S1：開始態；此狀態下，若PWRITE為高電平，說明APB總線模塊是寫請求，將/CS和/WR兩個引腳拉低；否則，說明APB總線模塊是讀請求，將/CS和/RD兩個引腳拉低；

S2：建立時間等待態；此狀態下，若/WR為低，則等待T1時間后，跳轉到S3；若/RD為低，則等待T2時間后，跳轉到S3；

S3：數據采樣態；此狀態下，若/WR為低，將fetch信號置為高，此時CPU將PWDATA[15:0]賦值給DATA[15:0]，跳轉到S4；若/RD為低，從DATA[15:0]上讀取數據到PRDATA[15:0]，跳轉到S4；

S4：片選時間等待態；此狀態下，若/WR為低，則等待T3時間后，跳轉到S5；若/RD為低，則等待T4時間后，跳轉到S5；

S5：完成態；此狀態下，將/WR、/RD、/CS全部拉高，跳轉到S6；

S6：片選間隔等待態；此狀態下，等待T5時間后，跳轉到S0。