[發明專利]反熔絲結構及反熔絲結構的制備方法

有效

• 申請號: 202310153953.0
• 申請日: 2023-02-23
• 公開（公告）號: CN115910990B
• 公開（公告）日: 2023-05-23
• 發明（設計）人: 黃金榮
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L23/525
• 分類號: H01L23/525;H10B12/00
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 史治法

本公開提供一種反熔絲結構及反熔絲結構的制備方法，反熔絲結構包括位線結構及與位線結構電連接的選通結構；選通結構包括依次疊置的可變電阻結構、閾值選通結構及字線結構，可變電阻結構與位線結構相鄰，可變電阻結構、閾值選通結構及字線結構的疊置方向與位線結構的厚度方向相交。本實施例的反熔絲結構直接在位線結構中間形成選通結構，且選通結構的疊置方向與厚度方向相交,相較于三者在厚度方向依次疊置，能夠在確保反熔絲結構性能不減小的情況下，減小反熔絲結構的厚度并滿足多種不同應用場景的實際需求。

技術領域

本公開涉及半導體制造技術領域，尤其涉及一種反熔絲結構及反熔絲結構的制備方法。

背景技術

隨著半導體技術的發展，在動態隨機存取存儲器（Dynamic?Random?AccessMemory，DRAM）中使用的熔絲，從以物理性切斷的金屬熔絲逐漸轉變為使用脈沖電壓的反熔絲。

傳統的芯片上反熔絲結構的制作是通過在不修改既有DRAM工藝流程下，使用外圍區域在DRAM芯片上制作而成，由于工藝方法的制約，通常在半導體器件中制備反熔絲的位置較為固定，且占據了芯片中的較大面積和厚度，影響半導體器件的高度地集成化，所以亟待提供一種新的反熔絲結構。

發明內容

基于此，有必要針對上述背景技術中的問題，提供一種反熔絲結構及反熔絲結構的制備方法，至少能夠在確保反熔絲結構性能不減小的情況下，減小反熔絲結構的尺寸。

為實現上述目的及其他目的，根據本公開的各種實施例，本公開的一方面提供了一種反熔絲結構，包括位線結構及與位線結構電連接的選通結構；選通結構包括依次疊置的可變電阻結構、閾值選通結構及字線結構，可變電阻結構與位線結構相鄰，可變電阻結構、閾值選通結構及字線結構的疊置方向與位線結構的厚度方向相交。

上述實施例中的反熔絲結構，可以利用可變電阻結構具備初始態為高阻態且在一定的電壓驅動下由高阻態轉變為低阻態的性能，實現反熔絲結構的寫入與讀出；由于可變電阻結構、閾值選通結構及字線結構的疊置方向與位線結構的厚度方向相交，相較于三者在厚度方向依次疊置，本實施例能夠在確保反熔絲結構性能不減小的情況下，減小反熔絲結構的厚度并滿足多種不同應用場景的實際需求。

在一些實施例中，選通結構至少部分位于位線結構的內部。選通結構中的可變電阻結構、閾值選通結構及字線結構中的一個或多個可以部分或全部位于位線結構的內部，形成埋入式反熔絲結構，進一步減小反熔絲結構的厚度。

在一些實施例中，位線結構內形成有第一溝槽；第一溝槽內形成有兩個共用位線結構的選通結構，使得本實施例中的反熔絲結構形成埋入式共享位線結構，提高反熔絲結構的集成度。

在一些實施例中，兩個共用位線結構的選通結構以第一溝槽的對稱軸對稱，對稱軸平行于位線結構的厚度方向，有利于提高位線結構的穩定性。

在一些實施例中，兩個選通結構在相同的工藝步驟中制備而成。兩個選通結構采用一體成型結構，能夠減小兩個選通結構的性能差異，提高反熔絲結構的性能與可靠性；兩個選通結構在相同的工藝步驟中制備而成還可以減少制備步驟，降低制備成本。

在一些實施例中，兩個選通結構的選通時刻具有預設時間間隔，可以避免寫入或讀取沖突。

在一些實施例中，閾值選通結構的頂面高于可變電阻結構的頂面；閾值選通結構的底面高于可變電阻結構的底面，使得本實施例反熔絲結構形成臺階狀分布，可以在確保導電性能的前提下，減少閾值選通結構制備工藝的復雜度，還可以減小接觸面積，使擊穿點位置固定且擊穿功耗低，避免反熔絲出現未熔斷狀態。

在一些實施例中，字線結構的頂面高于閾值選通結構的頂面，字線結構的底面不低于閾值選通結構的底面，使得本實施例反熔絲結構形成臺階狀分布，可以在確保導電性能的前提下，減少字線結構制備工藝的復雜度。