[發(fā)明專(zhuān)利]一種基于FPGA的電路延遲系統(tǒng)

在審

• 申請(qǐng)?zhí)枺?/td>: 202310088945.2
• 申請(qǐng)日: 2023-02-03
• 公開(kāi)（公告）號(hào): CN116111988A
• 公開(kāi)（公告）日: 2023-05-12
• 發(fā)明（設(shè)計(jì)）人: 楊智策;嚴(yán)悅勵(lì)
• 申請(qǐng)（專(zhuān)利權(quán)）人: 上海科技大學(xué)
• 主分類(lèi)號(hào): H03K5/00
• 分類(lèi)號(hào): H03K5/00;H03K19/20
• 代理公司: 上海申匯專(zhuān)利代理有限公司 31001
• 代理人: 翁若瑩;柏子雵

1.一種基于FPGA的電路延遲系統(tǒng)，其特征在于，使用FPGA的任意邏輯門(mén)電路元件產(chǎn)生信號(hào)延遲，包括串聯(lián)的N1個(gè)粗粒度延遲模塊以及串聯(lián)的N2個(gè)細(xì)粒度延遲模塊，每個(gè)粗粒度延遲模塊由M1個(gè)邏輯門(mén)串聯(lián)而成，每個(gè)細(xì)粒度延遲模塊由M2個(gè)邏輯門(mén)串聯(lián)而成，M1＞＞M2，通過(guò)粗粒度延遲控制信號(hào)從N1個(gè)粗粒度延遲模塊中選擇n1個(gè)粗粒度延遲模塊，0≤n1≤N1，通過(guò)細(xì)粒度延遲控制信號(hào)從N2個(gè)細(xì)粒度延遲模塊中選擇n2個(gè)細(xì)粒度延遲模塊，0≤n2≤N2，輸入信號(hào)先經(jīng)過(guò)n1個(gè)粗粒度延遲模塊后再經(jīng)過(guò)n2個(gè)細(xì)粒度延遲模塊產(chǎn)生最后的輸出信號(hào)。

2.如權(quán)利要求1所述的一種基于FPGA的電路延遲系統(tǒng)，其特征在于，所述粗粒度延遲模塊中邏輯門(mén)的個(gè)數(shù)M1為所述細(xì)粒度延遲模塊中邏輯門(mén)的個(gè)數(shù)M2的整數(shù)倍。

3.如權(quán)利要求1所述的一種基于FPGA的電路延遲系統(tǒng)，其特征在于，還包括粗粒度延遲選擇模塊以及細(xì)粒度延遲選擇模塊，其中：

粗粒度延遲選擇模塊包括(N1+1)個(gè)粗粒度輸入引腳、一個(gè)粗粒度控制信號(hào)輸入引腳以及一個(gè)粗粒度輸出引腳，其中：(N1+1)個(gè)粗粒度輸入引腳與不同串聯(lián)個(gè)數(shù)的粗粒度延遲模塊相連，其中，有一個(gè)粗粒度輸入引腳不與任何粗粒度延遲模塊相連，通過(guò)經(jīng)由粗粒度控制信號(hào)輸入引腳輸入的所述粗粒度延遲控制信號(hào)使得輸入信號(hào)經(jīng)由相應(yīng)個(gè)數(shù)串聯(lián)的粗粒度延遲模塊或者不經(jīng)由任何粗粒度延遲模塊輸入對(duì)應(yīng)的粗粒度輸入引腳后，再由粗粒度輸出引腳形成輸入給所述細(xì)粒度延遲選擇模塊的輸出信號(hào)；

細(xì)粒度延遲選擇模塊包括(N2+1)個(gè)細(xì)粒度輸入引腳、一個(gè)細(xì)粒度控制信號(hào)輸入引腳以及一個(gè)細(xì)粒度輸出引腳，其中：(N2+1)個(gè)粗粒度輸入引腳與不同串聯(lián)個(gè)數(shù)的細(xì)粒度延遲模塊相連，其中，有一個(gè)細(xì)粒度輸入引腳不與任何細(xì)粒度延遲模塊相連，通過(guò)經(jīng)由細(xì)粒度控制信號(hào)輸入引腳輸入的所述細(xì)粒度延遲控制信號(hào)使得所述粗粒度延遲選擇模塊輸出的信號(hào)經(jīng)由相應(yīng)個(gè)數(shù)串聯(lián)的細(xì)粒度延遲模塊或者不經(jīng)由任何細(xì)粒度延遲模塊輸入對(duì)應(yīng)的細(xì)粒度輸入引腳后，再由細(xì)粒度輸出引腳形成所述最后的輸出信號(hào)。