[發明專利]一種基于FPGA的電路延遲系統

在審

• 申請號: 202310088945.2
• 申請日: 2023-02-03
• 公開（公告）號: CN116111988A
• 公開（公告）日: 2023-05-12
• 發明（設計）人: 楊智策;嚴悅勵
• 申請（專利權）人: 上海科技大學
• 主分類號: H03K5/00
• 分類號: H03K5/00;H03K19/20
• 代理公司: 上海申匯專利代理有限公司 31001
• 代理人: 翁若瑩;柏子雵

本發明提供的一種基于FPGA的電路延遲系統，其特征在于，使用FPGA的邏輯門電路元件產生信號延遲，包括串聯的N1個粗粒度延遲模塊以及串聯的N2個細粒度延遲模塊，通過粗粒度延遲控制信號從N1個粗粒度延遲模塊中選擇n1個粗粒度延遲模塊，通過細粒度延遲控制信號從N2個細粒度延遲模塊中選擇n2個細粒度延遲模塊，輸入信號先經過n1個粗粒度延遲模塊后再經過n2個細粒度延遲模塊產生最后的輸出信號。本發明通過FPGA實現了一個可調的信號延遲系統，甚至可以達到皮秒級延遲。單個門電路延遲時間由不同廠家不同芯片的制造工藝決定。本發明僅使用FPGA門電路延遲實現，通過調整使用的門電路數量，可以完成皮秒級信號延遲效果，成本較低。

技術領域

本發明涉及一種基于FPGA的電路延遲器。

背景技術

精確控制信號延遲在很多分布式系統中有著廣泛的應用。由于電路布線存在傳輸延遲，信號經過不同電路布線長度最終輸出會造成不同的延遲，對于時間同步要求高的系統會因此受到較大影響。對于相關同步問題，延遲電路是一個應用廣泛的解決方案。

常見的多路信號同步需要時鐘信號進行輔助，再通過電路布線優化或加減電路元件的方式來更改信號延遲。這種延遲電路雖然精度高，但是靈活性較低，調整難度較大。除了這種延遲方式，通過一些現成的延遲模塊，也可以有效地實現信號同步，但是延遲模塊成本較高，一些輕量級的同步電路使用該模塊并不必要。

發明內容

本發明的目的是：現有的延遲電路精度高但是靈活性較低，或者現有的延遲模塊成本較高。

為了達到上述目的，本發明的技術方案是提供了一種基于FPGA的電路延遲系統，其特征在于，使用FPGA的任意邏輯門電路元件產生信號延遲，包括串聯的N1個粗粒度延遲模塊以及串聯的N2個細粒度延遲模塊，每個粗粒度延遲模塊由M1個邏輯門串聯而成，每個細粒度延遲模塊由M2個邏輯門串聯而成，M1＞＞M2，通過粗粒度延遲控制信號從N1個粗粒度延遲模塊中選擇n1個粗粒度延遲模塊，0≤n1≤N1，通過細粒度延遲控制信號從N2個細粒度延遲模塊中選擇n2個細粒度延遲模塊，0≤n2≤N2，輸入信號先經過n1個粗粒度延遲模塊后再經過n2個細粒度延遲模塊產生最后的輸出信號。

優選地，所述粗粒度延遲模塊中邏輯門的個數M1為所述細粒度延遲模塊中邏輯門的個數M2的整數倍。

優選地，還包括粗粒度延遲選擇模塊以及細粒度延遲選擇模塊，其中：

粗粒度延遲選擇模塊包括(N1+1)個粗粒度輸入引腳、一個粗粒度控制信號輸入引腳以及一個粗粒度輸出引腳，其中：(N1+1)個粗粒度輸入引腳與不同串聯個數的粗粒度延遲模塊相連，其中，有一個粗粒度輸入引腳不與任何粗粒度延遲模塊相連，通過經由粗粒度控制信號輸入引腳輸入的所述粗粒度延遲控制信號使得輸入信號經由相應個數串聯的粗粒度延遲模塊或者不經由任何粗粒度延遲模塊輸入對應的粗粒度輸入引腳后，再由粗粒度輸出引腳形成輸入給所述細粒度延遲選擇模塊的輸出信號；

細粒度延遲選擇模塊包括(N2+1)個細粒度輸入引腳、一個細粒度控制信號輸入引腳以及一個細粒度輸出引腳，其中：(N2+1)個粗粒度輸入引腳與不同串聯個數的細粒度延遲模塊相連，其中，有一個細粒度輸入引腳不與任何細粒度延遲模塊相連，通過經由細粒度控制信號輸入引腳輸入的所述細粒度延遲控制信號使得所述粗粒度延遲選擇模塊輸出的信號經由相應個數串聯的細粒度延遲模塊或者不經由任何細粒度延遲模塊輸入對應的細粒度輸入引腳后，再由細粒度輸出引腳形成所述最后的輸出信號。

本發明通過FPGA實現了一個可調的信號延遲系統，甚至可以達到皮秒級延遲。單個門電路延遲時間由不同廠家不同芯片的制造工藝決定，一般該延時時間約為幾百皮秒。本發明僅使用FPGA門電路延遲實現，通過調整使用的門電路數量，可以完成皮秒級信號延遲效果，成本較低。用戶還可以根據需要自行調整信號延遲。

附圖說明

圖1為FPGA延遲同步電路使用方法及使用效果示意圖；