[發(fā)明專利]存儲器系統(tǒng)中的迭代錯誤校正在審
| 申請?zhí)枺?/td> | 202310048831.5 | 申請日： | 2023-01-17 |
| 公開（公告）號： | CN116469451A | 公開（公告）日： | 2023-07-21 |
| 發(fā)明（設計）人： | M·斯福爾津;D·H·虞 | 申請（專利權(quán)）人： | 美光科技公司 |
| 主分類號： | G11C29/42 | 分類號： | G11C29/42;G11C13/00 |
| 代理公司： | 北京律盟知識產(chǎn)權(quán)代理有限責任公司 11287 | 代理人： | 丁昕偉 |
| 地址： | 美國愛*** | 國省代碼： | 暫無信息 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 存儲器 系統(tǒng) 中的 錯誤 校正 | ||
呈現(xiàn)一種用于檢測并校正CXL組件中的存儲器錯誤的系統(tǒng)和方法。所述方法包含將存儲器傳送塊MTB接收到解碼器中，其中所述MTB包括數(shù)據(jù)和奇偶校驗信息，其中所述MTB以第一維度和第二維度布置。在所述第一維度中使用所述解碼器內(nèi)的二進制漢明碼邏輯對所述MTB執(zhí)行錯誤檢查和校正功能。在所述第二維度中使用所述解碼器內(nèi)的非二進制漢明碼邏輯對所述MTB執(zhí)行錯誤檢查和校正功能。此外，所述二進制漢明碼邏輯和所述非二進制漢明碼邏輯同時對所述MTB執(zhí)行所述錯誤檢查。
本申請主張2022年1月19日申請的標題為“迭代低功率芯片殺傷(Iterative?LowPower?Chip?Kill)”的第63/301,028號美國臨時申請的優(yōu)先權(quán)，所述美國臨時申請?zhí)卮艘匀囊玫姆绞矫鞔_地并入本文中。
技術(shù)領域
本公開大體上涉及用于存儲器的一或多個系統(tǒng)和方法，尤其涉及存儲器內(nèi)的錯誤校正。
背景技術(shù)
存儲器裝置廣泛用于將信息存儲在例如計算機、用戶裝置、無線通信裝置、相機、數(shù)字顯示器等各種電子裝置中。通過將存儲器裝置內(nèi)的存儲器單元編程為各種狀態(tài)來存儲信息。舉例來說，二進制存儲器單元可編程為通常對應于邏輯1或邏輯0的兩種支持狀態(tài)中的一種。在一些實例中，單個存儲器單元可支持多于兩個可能的狀態(tài)，所述狀態(tài)中的任一者可由存儲器單元存儲。為了存取由存儲器裝置存儲的信息，組件可讀取或感測存儲器裝置內(nèi)的一或多個存儲器單元的狀態(tài)。為了存儲信息，組件可將存儲器裝置內(nèi)的一或多個存儲器單元寫入或編程到對應狀態(tài)。
存在各種類型的存儲器裝置，包含磁性硬盤、隨機存取存儲器(RAM)、只讀存儲器(ROM)、動態(tài)RAM(DRAM)、同步動態(tài)RAM(SDRAM)、靜態(tài)RAM(SRAM)、鐵電RAM(FeRAM)、磁性RAM(MRAM)、電阻式RAM(RRAM)、快閃存儲器、相變存儲器(PCM)、3維交叉點存儲器(3D交叉點)、“或非”(NOR)和“與非”(NAND)存儲器裝置等。存儲器裝置可為易失性或非易失性的。除非由外部電源周期性地刷新，否則易失性存儲器單元(例如，DRAM單元)可能隨時間推移而丟失其編程狀態(tài)。非易失性存儲器單元(例如，NAND存儲器單元)即使在不存在外部電源的情況下仍可在很長一段時間內(nèi)維持其編程狀態(tài)。
一些存儲器可經(jīng)配置以支持計算高速鏈路(CXL)，其為用于高速處理器與裝置或存儲器之間的連接的開放標準。在存儲器裝置中，包含使用CXL標準的那些存儲器裝置，可在讀取或?qū)懭肫陂g發(fā)生錯誤。在此類情況下，可使用錯誤校正技術(shù)來校正錯誤。
發(fā)明內(nèi)容
附圖說明
并入本文中并且形成說明書的一部分的附圖說明本公開，并且與描述一起進一步用以解釋本公開的原理并且使得相關(guān)領域的技術(shù)人員能夠制作和使用本公開。
另外，參考標號的最左數(shù)字識別參考標號首次出現(xiàn)的圖式(例如，參考標號“310”指示如此編號的元件首次被標記或首次出現(xiàn)在圖3中)。另外，具有相同參考標號，后接字母表的不同字母或其它獨特標記(例如，撇號)的元件指示在結(jié)構(gòu)、操作或形式上可相同但可被識別為處于不同狀態(tài)、空間中的位置或在不同時間點重復的元件(例如，參考標號“110a”和“110b”可指示可在功能上相同但可在方法中位于不同點的兩個不同輸入裝置，或“210′”和“210″”可指示在不同時間點的裝置)。
圖1說明根據(jù)本公開的實施例的控制器和含有存儲器陣列的組件的功能框圖。
圖2說明根據(jù)本公開的實施例的存儲器陣列的功能框圖。
圖3說明根據(jù)本公開的實施例的存儲器傳送塊的功能框圖。
圖4說明根據(jù)本公開的實施例的低功率芯片殺傷解決方案的功能框圖。
圖5說明根據(jù)本公開的實施例的在低功率芯片殺傷解決方案中交疊的碼字的功能框圖。
該專利技術(shù)資料僅供研究查看技術(shù)是否侵權(quán)等信息，商用須獲得專利權(quán)人授權(quán)。該專利全部權(quán)利屬于美光科技公司，未經(jīng)美光科技公司許可，擅自商用是侵權(quán)行為。如果您想購買此專利、獲得商業(yè)授權(quán)和技術(shù)合作，請聯(lián)系【客服】
本文鏈接：http://www.szxzyx.cn/pat/books/202310048831.5/2.html，轉(zhuǎn)載請聲明來源鉆瓜專利網(wǎng)。
