[發明專利]一種基于分離字線的雙6T-SRAM存儲單元和雙比特局部計算單元的加速器設計方法

在審

• 申請號: 202310027733.3
• 申請日: 2023-01-09
• 公開（公告）號: CN115935894A
• 公開（公告）日: 2023-04-07
• 發明（設計）人: 司鑫;郭安;陳禧
• 申請（專利權）人: 東南大學
• 主分類號: G06F30/392
• 分類號: G06F30/392;G06F30/394
• 代理公司: 南京瑞弘專利商標事務所(普通合伙) 32249
• 代理人: 沈廉

本發明公開了一種基于分離字線的雙6T?SRAM存儲單元和雙比特局部計算單元的加速器設計方法，采用存內計算技術，用于人工智能(AI)神經網絡加速，與傳統的存內計算局部計算單元相比，該宏單元利用分離字線6T?SRAM特性，在運算時通過同時選通一個局部單元的兩條字線(WL)與讀字線(RWL)，使數據通過局部位線與其反邏輯(LBL及LBLB)導入計算單元完成運算。該設計可以大幅提升運算并行度，同時高效利用位線預充。

技術領域

本發明屬于專用集成電路設計技術領域，尤其涉及一種基于分離字線的雙6T-SRAM存儲單元和雙比特局部計算單元的加速器設計方法。

背景技術

近年來，人工智能應用高速發展，人工智能(AI)芯片是其算力基礎，能量效率(Energy?Efficiency、能效)是其主要指標，它是指每次運算操作所需能量的倒數，也即每單位能量所能完成的運算數，以TOPS/W為單位。然而，在基于傳統馮諾依曼架構的邊緣端AI芯片設計中，由于處理器和存儲器之間必須經由有限帶寬的總線頻繁且大量數據傳輸，導致了“存儲墻”或者“功耗墻”問題，從而使得該類芯片的能量效率受到很大限制。學術界和產業界公認：存算一體架構可以打破傳統馮諾依曼架構的這一瓶頸。這種架構體系不僅保留了存儲器本身所具有的存儲和讀寫訪問功能，同時可以支持不同的邏輯或者矩陣乘加操作，從而在很大程度上減少了處理器和存儲器之間頻的繁交互，同時減少了大量的中間數據搬移量，進一步提升了系統能量效率。局部計算單元(LCC)是近年所提出的一種大熱的存內計算計算實現方式，其具體特點為一組存儲單元共用一套運算邏輯，通過減少運算晶體管數量減少面積并提升信號裕度。但常規的LCC只能利用單邊的存儲節點，這就導致兩方面的問題，一方面是由于數據未充分利用，因而運算并行度較低，另一方面是單邊的局部字線預充開銷大，功耗浪費。

發明內容

本發明目的在于提供一種基于分離字線的雙6T-SRAM存儲單元和雙比特局部計算單元的加速器設計方法,以解決一方面是由于數據未充分利用，因而運算并行度較低，另一方面是單邊的局部字線預充開銷大，功耗浪費的技術問題。

為解決上述技術問題，本發明的具體技術方案如下：

一種基于分離字線的雙6T-SRAM存儲單元和雙比特局部計算單元的加速器設計方法，包括以下：

基于分離字線的雙6T-SRAM存儲單元(DB6T)，包括四個nmos晶體管和四個反相器；四個nmos晶體管依次記為N1～N4，四個反相器依次記為INV1～INV4；其中：INV1的輸入節點，INV2的輸出節點和N1的的漏極電連接，記為存儲節點Q[x+1]，x為奇數；INV1的輸出節點，INV2的輸入節點和N2的的漏極電連接，記為存儲節點QB[x+1]，QB[x+1]與Q[x+1]為互偶存儲節點，其邏輯上為反邏輯；INV3的輸入節點，INV4的輸出節點和N3的的漏極電連接，記為存儲節點QB[x]；INV3的輸出節點，INV4的輸入節點和N4的的漏極電連接，記為存儲節點Q[x]，Q[x]與QB[x]為互偶存儲節點，其邏輯上為反邏輯；N1晶體管的柵極由字線控制，記為WL[x+1]，N1晶體管的源極與局部位線相連，記為LBL；N2晶體管的柵極由讀字線控制，記為RWL[x+1]，N2晶體管的源極與局部位線非相連，記為LBLB；N3晶體管的柵極由字線控制，記為WL[x]；N4晶體管的柵極由讀字線控制，記為RWL[x]；

雙比特局部計算單元(DBLCC)，其中，運算模塊有多個接口，分別為LBL,LBLB,以及橫向讀寫控制字線(HWL)，全局位線GBL及全局位線反邏輯GBLB以及輸出端口(SUM)；在讀寫模式時，HWL接至高電平，GBL與LBL電連接，GBLB與LBLB電連接，通過全局讀寫；在運算模式時，HWL接至低電平，GBL與LBL電隔離，GBLB與LBLB電隔離，DBLCC的權重值(weight)輸入由雙6T-SRAM存儲單元通過LBL與LBLB導入，特征值(feature)輸入由GBL和GBLB導入，可以同時處理兩比特與兩比特的乘法運算，也可以縮減為更少比特的處理。