[發明專利]一種基于分離字線的雙6T-SRAM存儲單元和雙比特局部計算單元的加速器設計方法

在審

• 申請號: 202310027733.3
• 申請日: 2023-01-09
• 公開（公告）號: CN115935894A
• 公開（公告）日: 2023-04-07
• 發明（設計）人: 司鑫;郭安;陳禧
• 申請（專利權）人: 東南大學
• 主分類號: G06F30/392
• 分類號: G06F30/392;G06F30/394
• 代理公司: 南京瑞弘專利商標事務所(普通合伙) 32249
• 代理人: 沈廉

1.一種基于分離字線的雙6T-SRAM存儲單元和雙比特局部計算單元的加速器設計方法，其特征在于，包括以下：

基于分離字線的雙6T-SRAM存儲單元DB6T，包括四個nmos晶體管和四個反相器；四個nmos晶體管依次記為N1～N4，四個反相器依次記為INV1～INV4；其中：INV1的輸入節點，INV2的輸出節點和N1的的漏極電連接，記為存儲節點Q[x+1]，x為奇數；INV1的輸出節點，INV2的輸入節點和N2的的漏極電連接，記為存儲節點QB[x+1]，QB[x+1]與Q[x+1]為互偶存儲節點，其邏輯上為反邏輯；INV3的輸入節點，INV4的輸出節點和N3的的漏極電連接，記為存儲節點QB[x]；INV3的輸出節點，INV4的輸入節點和N4的的漏極電連接，記為存儲節點Q[x]，Q[x]與QB[x]為互偶存儲節點，其邏輯上為反邏輯；N1晶體管的柵極由字線控制，記為WL[x+1]，N1晶體管的源極與局部位線相連，記為LBL；N2晶體管的柵極由讀字線控制，記為RWL[x+1]，N2晶體管的源極與局部位線非相連，記為LBLB；N3晶體管的柵極由字線控制，記為WL[x]；N4晶體管的柵極由讀字線控制，記為RWL[x]；

雙比特局部計算單元DBLCC，其中，運算模塊有多個接口，分別為LBL,LBLB,以及橫向讀寫控制字線HWL，全局位線GBL及全局位線反邏輯GBLB以及輸出端口SUM；在讀寫模式時，HWL接至高電平，GBL與LBL電連接，GBLB與LBLB電連接，通過全局讀寫；在運算模式時，HWL接至低電平，GBL與LBL電隔離，GBLB與LBLB電隔離，DBLCC的權重值輸入由雙6T-SRAM存儲單元通過LBL與LBLB導入，特征值輸入由GBL和GBLB導入。