[發明專利]三維存儲器件及其形成方法

在審

• 申請號: 202280001064.6
• 申請日: 2022-04-01
• 公開（公告）號: CN114730769A
• 公開（公告）日: 2022-07-08
• 發明（設計）人: 張坤;劉磊;楊濤;吳林春;周文犀;夏志良;霍宗亮
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11582;H01L25/18
• 代理公司: 北京永新同創知識產權代理有限公司 11376
• 代理人: 林錦輝;劉景峰

公開了三維(3D)存儲器件及其形成方法。在某些方面，堆疊結構包括交錯的電介質層和導電層、在堆疊結構中延伸的溝道結構、以及布置在堆疊結構上的摻雜半導體層。摻雜半導體層覆蓋堆疊結構和溝道結構的端部，溝道結構包括溝道層，且溝道層包括摻雜溝道層。

相關申請的交叉引用

本申請要求于2021年6月30日提交的中國專利申請第202110736147.7號的優先權，通過引用將其全部內容并入本文。

背景技術

本公開涉及三維(three-dimensional，3D)存儲器件及其制造方法。

通過改進工藝技術、電路設計、編程算法和制造工藝將平面存儲單元縮小到更小的尺寸。然而，隨著存儲單元的特征尺寸接近下限，平面工藝和制造技術變得具有挑戰性且成本高昂。結果，平面存儲單元的存儲密度接近上限。

3D存儲器架構可以解決平面存儲單元中的密度限制。3D存儲器架構包括存儲陣列和用于控制來往于存儲陣列的信號的外圍器件。

發明內容

在一個方面，一種3D存儲器件，包括：堆疊結構，包括交錯的電介質層和導電層；溝道結構，在所述堆疊結構中延伸；以及摻雜半導體層，布置在所述堆疊結構上。所述摻雜半導體層覆蓋所述堆疊結構和所述溝道結構的端部，所述溝道結構包括溝道層，并且所述溝道層包括摻雜溝道層。

在一些實施方式中，所述摻雜溝道層的摻雜濃度和所述摻雜半導體層的摻雜濃度相同。

在一些實施方式中，所述摻雜溝道層的摻雜濃度和所述摻雜半導體層的摻雜濃度均在10¹³cm^-3和10²³cm^-3之間。

在一些實施方式中，所述摻雜溝道層包括至少兩個不同摻雜濃度的部分。

在一些實施方式中，所述摻雜溝道層包括第一摻雜部分和第二摻雜部分，所述第一摻雜部分的摻雜濃度高于所述第二摻雜部分的摻雜濃度。

在一些實施方式中，所述第一摻雜部分的深度與所述交錯導電層的第一最上導電層、所述交錯導電層的第二最上導電層或所述交錯導電層的第三最上導電層的深度橫向對應。

在一些實施方式中，所述摻雜溝道層的下部部分在所述堆疊結構中延伸。

在一些實施方式中，所述摻雜溝道層的上部部分在所述摻雜半導體層中延伸。

在一些實施方式中，所述摻雜溝道層的在所述堆疊結構中的部分的深度小于所述堆疊結構的厚度。

在一些實施方式中，所述摻雜溝道層和所述摻雜半導體層均包括N型摻雜多晶硅。

在一些實施方式中，所述溝道層包括未摻雜溝道層。所述未摻雜溝道層位于所述堆疊結構中，并且位于所述摻雜溝道層下方。

在一些實施方式中，在所述堆疊結構中延伸的所述溝道結構還包括儲存膜。所述儲存膜至少部分地圍繞所述溝道層。所述儲存膜包括由內向外徑向布置的隧穿層、儲存層和阻擋層。

在一些實施方式中，所述3D存儲器件還包括所述摻雜半導體層中的第一接觸部和第二接觸部。所述第一接觸部與外圍接觸部的端部接觸，并且所述第二接觸部電連接到所述溝道結構。

在一些實施方式中，所述3D存儲器件還包括：第一半導體結構，包括所述堆疊結構、所述溝道結構和所述摻雜半導體層；以及在所述第一半導體結構下方的第二半導體結構。

在一些實施方式中，第二半導體結構包括第二襯底和在所述第二襯底上的外圍電路。