[實(shí)用新型]一種可擴(kuò)展的合并單元裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 202222025959.3
• 申請(qǐng)日: 2022-08-02
• 公開(kāi)（公告）號(hào): CN218243560U
• 公開(kāi)（公告）日: 2023-01-06
• 發(fā)明（設(shè)計(jì)）人: 霍銀龍;王宏;陳從靖;臧佳;盧家力;曹冰;門殿卿
• 申請(qǐng)（專利權(quán)）人: 南京國(guó)電南自電網(wǎng)自動(dòng)化有限公司
• 主分類號(hào): H04L67/12
• 分類號(hào): H04L67/12;H04L12/40;H04L12/403;H04L49/35
• 代理公司: 南京縱橫知識(shí)產(chǎn)權(quán)代理有限公司 32224
• 代理人: 嚴(yán)志平

1.一種可擴(kuò)展的合并單元裝置，其特征在于，包括內(nèi)部背板總線、電源PWR模塊、跳閘TRIP模塊、I/O模塊、通信控制CC模塊、CPU模塊、以及用于模擬量采樣的交流采樣模塊；所述內(nèi)部背板總線包括CAN總線、對(duì)時(shí)總線、同步總線和數(shù)據(jù)總線；

所述CPU模塊與通信控制CC模塊之間通過(guò)對(duì)時(shí)總線、同步總線和數(shù)據(jù)總線通信連接，以實(shí)現(xiàn)采樣數(shù)據(jù)之間的同步；所述CPU模塊與I/O模件之間通過(guò)CAN總線和對(duì)時(shí)總線通信連接，以實(shí)現(xiàn)開(kāi)關(guān)量的采集；所述CPU模塊與跳閘TRIP模塊之間通過(guò)CAN總線和對(duì)時(shí)總線通信連接，以實(shí)現(xiàn)對(duì)外部繼電器的跳閘操作。

2.根據(jù)權(quán)利要求1所述的可擴(kuò)展的合并單元裝置，其特征在于，所述內(nèi)部背板總線還包括電壓監(jiān)測(cè)總線；所述CPU模塊通過(guò)所述電壓監(jiān)測(cè)總線與電源PWR模塊連接，以對(duì)供電電壓進(jìn)行監(jiān)視。

3.根據(jù)權(quán)利要求1所述的可擴(kuò)展的合并單元裝置，其特征在于，所述的交流采樣模塊的面板寬度為10TE；所述電源PWR模塊的面板寬度為9TE；所述CPU模塊、跳閘TRIP模塊、通信控制CC模塊和I/O模塊的面板寬度均為5TE。

4.根據(jù)權(quán)利要求1至3任一所述的可擴(kuò)展的合并單元裝置，其特征在于，所述電源PWR模塊的數(shù)量為1；所述I/O模塊的數(shù)量為4；所述通信控制CC模塊的數(shù)量為3；所述CPU模塊、跳閘TRIP模塊及交流采樣模塊的數(shù)量均為2。

5.根據(jù)權(quán)利要求4所述的可擴(kuò)展的合并單元裝置，其特征在于，所述通信控制CC模塊采用型號(hào)為EP4CE55F23I7的FPGA芯片；每個(gè)所述通信控制CC模塊均支持12個(gè)傳輸速率為100Mbps的光以太網(wǎng)的擴(kuò)展及數(shù)據(jù)同步。

6.根據(jù)權(quán)利要求5所述的可擴(kuò)展的合并單元裝置，其特征在于，所述CPU模塊采用全志T3/A40i處理器；所述FPGA芯片與所述全志T3/A40i處理器之間通過(guò)千兆以太網(wǎng)RGMII接口、串行總線SPI以及SDIO總線進(jìn)行通信連接。

7.根據(jù)權(quán)利要求1所述的可擴(kuò)展的合并單元裝置，其特征在于，所述CAN總線的芯片型號(hào)為SI65HVD230DR，所述CAN總線對(duì)開(kāi)關(guān)量數(shù)據(jù)的傳輸速率為1Mbps。

8.根據(jù)權(quán)利要求1所述的可擴(kuò)展的合并單元裝置，其特征在于，還包括面板模塊；所述面板模塊包括傳輸速率為100Mbps的以太網(wǎng)口；所述通信控制CC模塊和CPU模塊均通過(guò)以太網(wǎng)與所述面板模塊連接；所述面板模塊還包括32個(gè)狀態(tài)指示燈RUN_LED以及用于實(shí)現(xiàn)人機(jī)交互的LCD液晶顯示屏。

9.根據(jù)權(quán)利要求1所述的可擴(kuò)展的合并單元裝置，其特征在于，所述數(shù)據(jù)總線包括第一收發(fā)器U1、第二收發(fā)器U2和第三收發(fā)器U3；所述第一收發(fā)器U1包括用于數(shù)據(jù)發(fā)送的管腳BUS_Tx，所述第二收發(fā)器U2包括用于接收總線數(shù)據(jù)的接收管腳BUS_Rx；所述第二收發(fā)器的輸入端A經(jīng)第三電阻R3和第一電阻R1與所述第一收發(fā)器U1的輸出端Y電連，以實(shí)現(xiàn)數(shù)據(jù)BUS_Data的傳輸；并且電源VCC33經(jīng)第二電阻R2與相互并聯(lián)的第三電阻R3和第一電阻R1電連；所述第三收發(fā)器U3的時(shí)鐘輸入BUS_Clk通過(guò)電阻R7和電容C1與接地點(diǎn)GND相連，以降低時(shí)鐘信號(hào)的輻射發(fā)射的能量。

10.根據(jù)權(quán)利要求1所述的可擴(kuò)展的合并單元裝置，其特征在于，所述對(duì)時(shí)總線包括第四收發(fā)器U4和第五收發(fā)器U5；所述第四收發(fā)器U4包括用于數(shù)據(jù)發(fā)送管腳Tx；所述第五收發(fā)器U5包括用于接收數(shù)據(jù)信號(hào)的接收管腳為Rx；所述第五收發(fā)器U5的輸入端A經(jīng)第十電阻R10和第八電阻R8與所述第四收發(fā)器U4的輸出端Y電連，以實(shí)現(xiàn)數(shù)據(jù)Data的傳輸；并且電源VCC33經(jīng)第九電阻R9與相互并聯(lián)的第八電阻R8和第十電阻R10電連。