[實用新型]集成芯片以及電子設(shè)備有效
| 申請?zhí)枺?/td> | 202220735540.4 | 申請日: | 2022-03-30 |
| 公開(公告)號: | CN217468422U | 公開(公告)日: | 2022-09-20 |
| 發(fā)明(設(shè)計)人: | 王玉冰;安愛女;左豐國 | 申請(專利權(quán))人: | 西安紫光國芯半導(dǎo)體有限公司 |
| 主分類號: | H01L23/544 | 分類號: | H01L23/544;H01L25/18 |
| 代理公司: | 深圳市威世博知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 44280 | 代理人: | 張曉薇 |
| 地址: | 710000 陜西省西安市西*** | 國省代碼: | 陜西;61 |
| 權(quán)利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關(guān)鍵詞: | 集成 芯片 以及 電子設(shè)備 | ||
本實用新型涉及集成芯片技術(shù)領(lǐng)域,公開了集成芯片以及電子設(shè)備。該集成芯片包括:第一晶圓,第一晶圓上包括至少兩個第一區(qū)域,每一第一區(qū)域包括第一目標(biāo)區(qū)域以及至少兩個第一晶粒;其中,第一目標(biāo)區(qū)域設(shè)置有第一測試圖形,第一測試圖形與至少兩個第一晶粒連接,第一測試圖形用于與外部測試設(shè)備連接,以對至少兩個第一晶粒進(jìn)行測試。通過上述方式,能夠解決晶粒對應(yīng)的區(qū)域不便于設(shè)置測試圖形的問題,減小集成芯片的制作難度。
技術(shù)領(lǐng)域
本實用新型涉及集成芯片技術(shù)領(lǐng)域,特別是涉及集成芯片以及電子設(shè)備。
背景技術(shù)
目前邏輯芯片和存儲芯片采用face to face(面對面)的方式貼合,利用邏輯芯片和存儲芯片上的對準(zhǔn)點進(jìn)行貼合。且邏輯芯片上需要設(shè)置測試圖形進(jìn)行功能測試。
發(fā)明人長期研究發(fā)現(xiàn),邏輯芯片和存儲芯片設(shè)計大小不一致時,對于后續(xù)封裝不方便。而在邏輯芯片和存儲芯片大小設(shè)計完全一致的情況下,許多需要放在邏輯芯片內(nèi)的測試圖形無法放置。
實用新型內(nèi)容
本實用新型主要解決的技術(shù)問題是提供集成芯片以及電子設(shè)備,能夠解決晶粒對應(yīng)的區(qū)域不便于設(shè)置測試圖形的問題,減小集成芯片的制作難度。
為了解決上述問題,本實用新型采用的一種技術(shù)方案是提供一種集成芯片,該集成芯片包括:第一晶圓,第一晶圓上包括至少兩個第一區(qū)域,每一第一區(qū)域包括第一目標(biāo)區(qū)域以及至少兩個第一晶粒;其中,第一目標(biāo)區(qū)域設(shè)置有第一測試圖形,第一測試圖形與至少兩個第一晶粒連接,第一測試圖形用于與外部測試設(shè)備連接,以對至少兩個第一晶粒進(jìn)行測試。
其中,第一目標(biāo)區(qū)域設(shè)置有第一對準(zhǔn)圖形,第一對準(zhǔn)圖形用于將第一晶圓與需要集成的晶圓進(jìn)行對準(zhǔn)。
其中,集成芯片還包括:第二晶圓,第二晶圓上包括至少兩個第二晶粒,至少部分第二晶粒上設(shè)置有第二對準(zhǔn)圖形;其中,第二晶圓與第一晶圓層疊設(shè)置,且第二晶圓通過至少部分第二對準(zhǔn)圖形與第一晶圓上的第一對準(zhǔn)圖形對準(zhǔn)貼合。
其中,第二晶圓中,對應(yīng)第一對準(zhǔn)圖形位置處的第二晶粒上設(shè)置有第二對準(zhǔn)圖形。
其中,第一晶圓為邏輯晶圓,第二晶圓為存儲晶圓。
其中,第二晶圓還包括第二目標(biāo)區(qū)域,第二目標(biāo)區(qū)域設(shè)置有第二測試圖形,第二測試圖形與至少兩個第二晶粒連接,第二測試形用于與外部測試設(shè)備連接,以對至少兩個第二晶粒進(jìn)行測試。
其中,第一晶粒和第一晶粒的尺寸相同。
其中,第一晶圓數(shù)量至少為二;第二晶圓位于至少兩個第一晶圓之間;或第二晶圓位于至少兩個第一晶圓外側(cè)。
其中,第二晶圓數(shù)量至少為二;第一晶圓位于至少兩個第二晶圓之間;或第一晶圓位于至少兩個第二晶圓外側(cè)。
為了解決上述問題,本實用新型采用的另一種技術(shù)方案是提供一種電子設(shè)備,該電子設(shè)備包括如上述技術(shù)方案提供的集成芯片。
本實用新型的有益效果是:區(qū)別于現(xiàn)有技術(shù)的情況,本實用新型提供的集成芯片通過在獨立的目標(biāo)區(qū)域設(shè)置測試圖形,使晶粒對應(yīng)的區(qū)域不需要考慮設(shè)置測試圖形的問題,能夠減小集成芯片的制作難度。
附圖說明
為了更清楚地說明本實用新型實施例中的技術(shù)方案,下面將對實施例描述中所需要使用的附圖作簡單地介紹,顯而易見地,下面描述中的附圖僅僅是本實用新型的一些實施例,對于本領(lǐng)域普通技術(shù)人員來講,在不付出創(chuàng)造性勞動的前提下,還可以根據(jù)這些附圖獲得其他的附圖。
其中:
圖1是本實用新型提供的集成芯片一實施例的結(jié)構(gòu)示意圖;
圖2是本實用新型提供的集成芯片另一實施例的結(jié)構(gòu)示意圖;
圖3是本實用新型提供的集成芯片另一實施例的結(jié)構(gòu)示意圖;
該專利技術(shù)資料僅供研究查看技術(shù)是否侵權(quán)等信息,商用須獲得專利權(quán)人授權(quán)。該專利全部權(quán)利屬于西安紫光國芯半導(dǎo)體有限公司,未經(jīng)西安紫光國芯半導(dǎo)體有限公司許可,擅自商用是侵權(quán)行為。如果您想購買此專利、獲得商業(yè)授權(quán)和技術(shù)合作,請聯(lián)系【客服】
本文鏈接:http://www.szxzyx.cn/pat/books/202220735540.4/2.html,轉(zhuǎn)載請聲明來源鉆瓜專利網(wǎng)。





