[實用新型]半導體存儲裝置

有效

• 申請號: 202220025795.1
• 申請日: 2022-01-07
• 公開（公告）號: CN217641334U
• 公開（公告）日: 2022-10-21
• 發明（設計）人: 荒井伸也
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: H01L27/11582
• 分類號: H01L27/11582;H01L27/1157;H01L27/11556;H01L27/11524
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 白麗

本實用新型實施方式提供能夠抑制單元電流的劣化的半導體存儲裝置。實施方式的半導體存儲裝置具有層疊體、柱狀體和第2導電層。層疊體包含多個第1導電層和多個絕緣層。層疊體中，多個第1導電層和多個絕緣層沿第1方向一層一層交替地層疊。第2導電層與柱狀體連接。柱狀體包含絕緣芯、存儲器膜和半導體通道。存儲器膜被設置于多個第1導電層與絕緣芯之間。半導體通道被設置于絕緣芯與存儲器膜之間。絕緣芯的上表面與柱狀體的上端相比位于下方。第2導電層具有主體部和突出部。突出部從主體部朝向絕緣芯的上表面突出，在柱狀體的內部沿第1方向延伸。突出部在突出部的底面或側面中與半導體通道相接觸。

關聯申請

本申請享有以日本專利申請2021-102403號(申請日：2021年6月21 日)作為基礎申請的優先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

本實用新型的實施方式涉及半導體存儲裝置。

背景技術

已知有存儲單元以三維層疊而成的NAND型閃存器。

實用新型內容

本實用新型的實施方式提供能夠抑制單元電流的劣化的半導體存儲裝置。

實施方式的半導體存儲裝置具有層疊體、柱狀體和第2導電層。層疊體包含多個第1導電層和多個絕緣層。層疊體中多個第1導電層和多個絕緣層沿第1方向一層一層交替地層疊。柱狀體在層疊體內沿第1方向延伸。第2導電層與柱狀體連接。柱狀體包含絕緣芯、存儲器膜和半導體通道。存儲器膜被設置于多個第1導電層與絕緣芯之間。半導體通道被設置于絕緣芯與存儲器膜之間。絕緣芯的上表面與柱狀體的上端相比位于下方。第2 導電層具有主體部和突出部。突出部從主體部朝向絕緣芯的上表面突出，在柱狀體的內部沿第1方向延伸。突出部在突出部的底面或側面中與半導體通道相接觸。

需要說明的是，突出部的與半導體通道相接觸的面中的至少一部分也可以在第1方向上位于下述位置：與層疊體中所含的多個第1導電層中的位于最上部的第1導電層相同。

此外，半導體通道也可以將絕緣芯的上述上表面覆蓋，半導體通道的上表面也可以與突出部的底面相接觸。

此外，半導體通道也可以與突出部的底面相比向上方延伸，突出部的側面也可以與半導體通道的內周面相接觸。

此外，也可以進一步具備設置于第2導電層與層疊體之間的中間層，突出部的底面也可以與中間層的下表面相比向下方突出。

此外，也可以具備第1芯片和第2芯片，所述第1芯片包含層疊體、柱狀體和第1焊盤，所述第2芯片具有晶體管和設置于比晶體管更靠上方的第2焊盤，第1芯片與第2芯片通過第1焊盤及第2焊盤而貼合。

此外，存儲器膜的一部分也可以與層疊體的上表面相比向上方延伸。

此外，柱狀體也可以在層疊體內具有第1柱狀部、和在第1方向上與第1柱狀部連接的第2柱狀部，第2柱狀部的外周長也可以比第1柱狀部的外周長短。

此外，第2導電層中的與半導體通道相接觸的部分也可以被硅化物化。

此外，第2導電層也可以包含選自由Ti、TiN、Ni、NiSi、P摻雜Si 構成的組中的1種或2種以上。

附圖說明

圖1是表示第1實施方式的半導體存儲裝置及存儲器控制器的框圖。

圖2是表示第1實施方式的半導體存儲裝置的存儲單元陣列的一部分的等效電路的圖。

圖3是表示第1實施方式的半導體存儲裝置的一部分的俯視圖。

圖4是表示第1實施方式的半導體存儲裝置的一部分的截面圖。

圖5是表示第1實施方式的半導體存儲裝置的柱狀部的截面圖。