[發(fā)明專利]一種微波雷達信號處理機加載與控制電路

在審

• 申請?zhí)枺?/td>: 202211682774.8
• 申請日: 2022-12-27
• 公開（公告）號: CN116300563A
• 公開（公告）日: 2023-06-23
• 發(fā)明（設(shè)計）人: 劉博銘;孫武;黃宜虎;賀中琴;李珍珍;王怡;楊姿蒴
• 申請（專利權(quán)）人: 北京遙感設(shè)備研究所
• 主分類號: G05B19/042
• 分類號: G05B19/042;G01S7/41
• 代理公司: 中國航天科工集團公司專利中心 11024
• 代理人: 欒磊

本發(fā)明公開了一種微波雷達信號處理機加載與控制電路，其包括：通道處理FPGA芯片(1)、數(shù)據(jù)解算DSP芯片(2)、加載與控制反熔絲FPGA芯片(3)、加載與控制模塊(4)、通道處理FPGA與數(shù)據(jù)解算DSP配置NOR?FLASH(5)、上電復(fù)位及監(jiān)控芯片(6)。本發(fā)明將通道處理FPGA芯片(1)與數(shù)據(jù)解算DSP芯片(2)的加載與數(shù)據(jù)流控制用一個模塊單元統(tǒng)一協(xié)同處理，結(jié)合全局復(fù)位的方式，提出了一種微波雷達信號處理機加載與控制電路，改進了信號處理機的硬件架構(gòu)，降低了硬件連接的復(fù)雜度和設(shè)備功耗，解決了不同處理芯片的協(xié)同控制加載問題。

技術(shù)領(lǐng)域

本發(fā)明涉及交會對接微波雷達技術(shù)領(lǐng)域，具體涉及一種微波雷達信號處理機加載與控制電路。

背景技術(shù)

對程序和數(shù)據(jù)的加載與控制是微波雷達信號處理機的關(guān)鍵技術(shù)之一，具體是指通過對單粒子不敏感的反熔絲型FPGA對不同處理單元的程序和數(shù)據(jù)進行加載與控制。在現(xiàn)有的微波雷達信號處理機中，不同處理單元的程序和數(shù)據(jù)加載與控制由不同的加載與控制芯片、不同的存儲芯片分別控制，而這種方式所需硬件資源較多、功耗大、占用空間大、結(jié)構(gòu)復(fù)雜，同時對技術(shù)狀態(tài)控制較為復(fù)雜。

發(fā)明內(nèi)容

本發(fā)明目的在于一種微波雷達信號處理機加載與控制電路，解決現(xiàn)有的微波雷達信號處理機中加載與控制所需硬件資源較多、功耗大、占用空間大、結(jié)構(gòu)復(fù)雜以及對技術(shù)狀態(tài)控制較為復(fù)雜等問題。

對此，本發(fā)明提出一種微波雷達信號處理機加載與控制電路，其包括：通道處理FPGA芯片、數(shù)據(jù)解算DSP芯片、加載與控制反熔絲FPGA芯片、加載與控制模塊、通道處理FPGA與數(shù)據(jù)解算DSP配置NOR?FLASH、上電復(fù)位及監(jiān)控芯片。加載與控制模塊的功能為：實現(xiàn)對通道處理FPGA芯片和數(shù)據(jù)解算DSP芯片的完全加載控制和動態(tài)加載控制、實現(xiàn)對通道處理FPGA芯片三通道跟蹤數(shù)據(jù)的環(huán)路同步、實現(xiàn)全局復(fù)位控制；

通道處理FPGA與數(shù)據(jù)解算DSP配置NOR?FLASH的加載控制總線輸入端與加載與控制反熔絲FPGA芯片加載控制總線輸出端連接；通道處理FPGA與數(shù)據(jù)解算DSP配置NOR?FLASH的加載地址總線輸入端與加載與控制反熔絲FPGA芯片加載地址總線輸出端連接；通道處理FPGA與數(shù)據(jù)解算DSP配置NOR?FLASH的加載數(shù)據(jù)總線輸入輸出端與加載與控制反熔絲FPGA芯片的加載數(shù)據(jù)總線輸出輸入端連接；通道處理FPGA與數(shù)據(jù)解算DSP配置NOR?FLASH的ECC信號輸出端與通道處理FPGA芯片的ECC信號輸入端連接。

通道處理FPGA芯片的數(shù)據(jù)總線輸入輸出端與加載與控制反熔絲FPGA芯片的數(shù)據(jù)總線輸出輸入端連接；通道處理FPGA芯片的地址總線輸出端與加載與控制反熔絲FPGA芯片的地址總線輸入端連接；通道處理FPGA芯片的控制總線輸出端與加載與控制反熔絲FPGA芯片的控制總線輸入端連接。

數(shù)據(jù)解算DSP芯片的數(shù)據(jù)總線輸入輸出端與加載與控制反熔絲FPGA芯片的數(shù)據(jù)總線輸出輸入端連接；數(shù)據(jù)解算DSP芯片的地址總線輸入端與加載與控制反熔絲FPGA芯片的地址總線輸出端連接；數(shù)據(jù)解算DSP芯片的控制總線輸入端與加載與控制反熔絲FPGA芯片的控制總線輸出端連接；數(shù)據(jù)解算DSP芯片的喂狗脈沖輸出端與上電復(fù)位及監(jiān)控芯片的喂狗脈沖輸入端連接。

在一個具體實施方式中，上電復(fù)位及監(jiān)控芯片的全局復(fù)位輸出端與加載與控制反熔絲FPGA芯片的全局復(fù)位輸入端連接；上電復(fù)位及監(jiān)控芯片的復(fù)位控制信號輸入端與加載與控制反熔絲FPGA芯片的復(fù)位控制輸出端連接。

在一個具體實施方式中，上電后，加載與控制反熔絲FPGA芯片開始運行，加載與控制模塊開始工作。通道處理FPGA芯片與數(shù)據(jù)解算DSP芯片的程序加載共用一套NOR?FLASH的數(shù)據(jù)總線，以分時復(fù)用的方式對這兩個芯片進行加載配置。在完成對兩個芯片的完全加載后，開始啟動對兩個芯片的動態(tài)加載控制，對通道處理FPGA芯片的底層重要寄存器邏輯進行動態(tài)定時刷新，對數(shù)據(jù)解算DSP芯片的程序分區(qū)進行定時刷新。加載與控制模塊還對通道處理FPGA芯片和數(shù)據(jù)解算DSP芯片的刷新時刻進行邏輯判決，保證按正確的邏輯順序進行動態(tài)刷新。