[發(fā)明專利]一種微波雷達信號處理機加載與控制電路

在審

• 申請?zhí)枺?/td>: 202211682774.8
• 申請日: 2022-12-27
• 公開（公告）號: CN116300563A
• 公開（公告）日: 2023-06-23
• 發(fā)明（設計）人: 劉博銘;孫武;黃宜虎;賀中琴;李珍珍;王怡;楊姿蒴
• 申請（專利權）人: 北京遙感設備研究所
• 主分類號: G05B19/042
• 分類號: G05B19/042;G01S7/41
• 代理公司: 中國航天科工集團公司專利中心 11024
• 代理人: 欒磊

1.一種微波雷達信號處理機加載與控制電路，其特征在于，所述電路包括：通道處理FPGA芯片(1)、數(shù)據(jù)解算DSP芯片(2)、加載與控制反熔絲FPGA芯片(3)、加載與控制模塊(4)、通道處理FPGA與數(shù)據(jù)解算DSP配置NOR?FLASH(5)以及上電復位及監(jiān)控芯片(6)；

所述加載與控制模塊(4)在加載與控制反熔絲FPGA芯片(3)內運行；

所述通道處理FPGA與數(shù)據(jù)解算DSP配置NOR?FLASH(5)的加載控制總線輸入端與加載與控制反熔絲FPGA芯片(3)加載控制總線輸出端連接；通道處理FPGA與數(shù)據(jù)解算DSP配置NORFLASH(5)的加載地址總線輸入端與加載與控制反熔絲FPGA芯片(3)加載地址總線輸出端連接；通道處理FPGA與數(shù)據(jù)解算DSP配置NOR?FLASH(5)的加載數(shù)據(jù)總線輸入輸出端與加載與控制反熔絲FPGA芯片(3)的加載數(shù)據(jù)總線輸出輸入端連接；通道處理FPGA與數(shù)據(jù)解算DSP配置NOR?FLASH(5)的ECC信號輸出端與通道處理FPGA芯片(1)的ECC信號輸入端連接；

所述通道處理FPGA芯片(1)的數(shù)據(jù)總線輸入輸出端與加載與控制反熔絲FPGA芯片(3)的數(shù)據(jù)總線輸出輸入端連接；通道處理FPGA芯片(1)的地址總線輸出端與加載與控制反熔絲FPGA芯片(3)的地址總線輸入端連接；通道處理FPGA芯片(1)的控制總線輸出端與加載與控制反熔絲FPGA芯片(3)的控制總線輸入端連接。

所述數(shù)據(jù)解算DSP芯片(2)的數(shù)據(jù)總線輸入輸出端與加載與控制反熔絲FPGA芯片(3)的數(shù)據(jù)總線輸出輸入端連接；數(shù)據(jù)解算DSP芯片(2)的地址總線輸入端與加載與控制反熔絲FPGA芯片(3)的地址總線輸出端連接；數(shù)據(jù)解算DSP芯片(2)的控制總線輸入端與加載與控制反熔絲FPGA芯片(3)的控制總線輸出端連接；數(shù)據(jù)解算DSP(2)芯片的喂狗脈沖輸出端與上電復位及監(jiān)控芯片(6)的喂狗脈沖輸入端連接。

2.根據(jù)權利要求1所述的微波雷達信號處理機加載與控制電路，其特征在于，所述上電復位及監(jiān)控芯片(6)的全局復位輸出端與加載與控制反熔絲FPGA芯片(3)的全局復位輸入端連接；上電復位及監(jiān)控芯片(6)的復位控制信號輸入端與加載與控制反熔絲FPGA芯片(3)的復位控制輸出端連接。

3.根據(jù)權利要求2所述的微波雷達信號處理機加載與控制電路，其特征在于，所述加載與控制模塊(4)實現(xiàn)對通道處理FPGA(1)和數(shù)據(jù)解算DSP芯片(2)的完全加載控制和動態(tài)加載控制、實現(xiàn)對通道處理FPGA芯片(1)三通道跟蹤數(shù)據(jù)的環(huán)路同步、實現(xiàn)全局復位控制。

4.根據(jù)權利要求3所述的微波雷達信號處理機加載與控制電路，其特征在于，上電后，加載與控制反熔絲FPGA芯片(3)開始運行，加載與控制模塊(4)開始工作；

通道處理FPGA芯片(1)與數(shù)據(jù)解算DSP芯片(2)的程序加載共用一套NOR?FLASH的數(shù)據(jù)總線，以分時復用的方式對這兩個芯片進行加載配置；在完成對兩個芯片的完全加載后，開始啟動對兩個芯片的動態(tài)加載控制，對通道處理FPGA芯片(1)的底層重要寄存器邏輯進行動態(tài)定時刷新，對數(shù)據(jù)解算DSP芯片(2)的程序分區(qū)進行定時刷新；加載與控制模塊還對通道處理FPGA芯片(1)和數(shù)據(jù)解算DSP芯片(2)的刷新時刻進行邏輯判決，保證按正確的邏輯順序進行動態(tài)刷新。

5.根據(jù)權利要求4所述的微波雷達信號處理機加載與控制電路，其特征在于，所述加載與控制模塊(4)還對通道處理FPGA芯片(1)中的三通道跟蹤數(shù)據(jù)進行環(huán)路同步，利用三模表決邏輯與出錯判決邏輯，判斷通道處理FPGA芯片(1)的三個跟蹤環(huán)路狀態(tài)的一致性；如果有某支路數(shù)據(jù)與其他兩路不一致，加載與控制模塊(4)會在下一次動態(tài)刷新完成時，產生通道復位信號給通道處理FPGA芯片(1)，控制出錯通道進行復位，同時產生對應該支路的持續(xù)至下一個基準同步脈沖到來的低脈沖給通道處理FPGA芯片(1)，由其對該路跟蹤環(huán)路數(shù)據(jù)進行預置，以保證跟蹤環(huán)路數(shù)據(jù)的可靠性。