[發明專利]基于對數運算系統的小型浮點運算單元及其在FPGA中的應用

在審

• 申請號: 202211614257.7
• 申請日: 2022-12-12
• 公開（公告）號: CN115840555A
• 公開（公告）日: 2023-03-24
• 發明（設計）人: 熊波濤;何心同;常玉春;范升
• 申請（專利權）人: 大連理工大學
• 主分類號: G06F7/487
• 分類號: G06F7/487;G06F7/556
• 代理公司: 遼寧鴻文知識產權代理有限公司 21102
• 代理人: 王海波

本發明提供了基于對數運算系統的小型浮點運算單元及其在FPGA中的應用，可應用于機器學習等容錯性計算，解決現有技術不能支持更高精度計算的問題，提供了更適合機器學習的架構。所提出的乘法運算單元通過對數轉換器將輸入的浮點數轉換為對數域內的浮點數，通過尾數加法器計算對數域內的尾數結果以及指數進位信號，通過指數加法器得到指數，最后通過反對數轉換器將結果轉換為浮點數格式。相較于Xilinx提出的3位尾數小型浮點數乘法器，本發明支持4位、5位尾數的乘法而只需額外1～3個6輸入查找表；所提出的流水線硬件結構能實現與其相同的吞吐量。此外，本發明提出的運算單元結構還可以實現除法和冪函數運算。

技術領域

本發明屬于FPGA設計領域，尤其涉及一種基于對數運算系統的小型浮點運算單元設計及其在機器學習等容錯性計算中的應用。

背景技術

隨著多媒體技術、機器學習等技術的不斷的發展，越來越多的應用領域具有較強的容錯性，即適當的計算誤差并不會影響最終的應用效果。在此背景下近似計算技術獲得了學術界與工業界的廣泛關注。近似計算不僅可以在模擬電路中實現(如：存內計算技術)，也可以在數字電路中實現(如：近似邏輯綜合算法，近似運算電路設計)。在近似運算電路設計領域，Xilinx在2021年提出了基于6輸入查找表的7比特小型浮點乘法器，成功應用于ResNet-50神經網絡。Xilinx提出的小型浮點乘法器具有以下特征：

(1)輸入為兩個7比特浮點數(含指數位3比特(E)、尾數位3比特(F)、指數位偏置為4；當指數位為0時，該浮點數為0；當指數位為7時，該浮點數依然按照(-1)^S×2^E-4×(1+F)計算；非零最小值和最大值分別為0.125和15；該浮點數格式記為SFP3,3)。

(2)輸出為一個9比特浮點數(含指數位4比特、小數位4比特、指數位偏置為8；該浮點數格式記為SFP4,4)。

(3)該小型浮點乘法器的核心為將乘積的結果存在6輸入查找表中。

該方案不但避免了神經網絡的量化訓練，而且相比傳統的基于INT8的神經網絡設計，將VU13P開發板上算力從25TOPS提升至40TOPS。在FPGA上實現該乘法器只需要10個6輸入查找表。

然而當輸入數字的尾數大于3位，所消耗的硬件資源將顯著增加，例如，乘法器改用SFP3,4的格式輸入，SFP4,5的格式輸出，ResNet-50的精度將從98.8％提高到100.4％(32位浮點數乘法的精度為100％)，但需要18個6輸入查找表實現。因此，此方案在實現更高的計算精度時，將不適合硬件設計。

發明內容

有鑒于此，本發明提出了一種基于對數運算系統的小型浮點運算單元，旨在解決現有技術中，輸入乘數的尾數多于3位時，硬件資源顯著增加的問題。本發明提出的運算單元還可以實現除法和冪函數的運算。

為實現上述目的，本發明提供了一種基于查找表的小型浮點乘法運算單元，技術方案如下：

基于對數運算系統的小型浮點運算單元，包括對數轉換器、尾數運算器、反對數轉換器和指數運算器。

進一步地，當小型浮點運算單元為乘法運算單元時，乘法運算單元包括對數轉換器、尾數加法器、反對數轉換器和指數加法器。

所述的對數轉換器用于將SFP格式數據的3～5位尾數F_L經過對數轉換，得到SLFP格式下的尾數K_L：K_L＝Log₂(1+F_L)。

所述的尾數加法器通過加法器實現，是將SLFP格式下的尾數K_L與SLFP格式下的3～4位尾數K_W相加：K_W+K_L＝{Carry，K}；其中，Carry是指數進位，K是乘積結果在SLFP格式下的尾數。