[發明專利]基于對數運算系統的小型浮點運算單元及其在FPGA中的應用

在審

• 申請號: 202211614257.7
• 申請日: 2022-12-12
• 公開（公告）號: CN115840555A
• 公開（公告）日: 2023-03-24
• 發明（設計）人: 熊波濤;何心同;常玉春;范升
• 申請（專利權）人: 大連理工大學
• 主分類號: G06F7/487
• 分類號: G06F7/487;G06F7/556
• 代理公司: 遼寧鴻文知識產權代理有限公司 21102
• 代理人: 王海波

1.基于對數運算系統的小型浮點運算單元，其特征在于，包括對數轉換器、尾數運算器、反對數轉換器和指數運算器。

2.根據權利要求1所述的基于對數運算系統的小型浮點運算單元，其特征在于，當小型浮點運算單元為乘法運算單元時，乘法運算單元包括對數轉換器、尾數加法器、反對數轉換器和指數加法器；

所述的對數轉換器用于將SFP格式數據的3～5位尾數F_L經過對數轉換，得到SLFP格式下的尾數K_L：K_L＝Log₂(1+F_L)；

所述的尾數加法器通過加法器實現，是將SLFP格式下的尾數K_L與SLFP格式下的3～4位尾數K_W相加：K_W+K_L＝{Carry，K}；其中，Carry是指數進位，K是乘積結果在SLFP格式下的尾數；

所述的反對數轉換器是將乘積結果在SLFP格式下的尾數K從SLFP格式轉換為SFP格式，反對數轉換器用于實現函數F＝2^K-1；

所述的指數加法器包括加法器和0判斷模塊，其中，加法器是將3位指數E_W和3位指數E_L相加：E＝E_W+E_L；0判斷模塊的作用是，若檢測到兩個乘數E_W和E_L的任意一個指數位為0，則產生清零信號Clear，將乘積結果置零。

3.根據權利要求2所述的基于對數運算系統的小型浮點運算單元，其特征在于，當小型浮點運算單元為除法運算單元時，在乘法運算單元基礎上進行調整，通過計算SLFP格式下尾數的差得到SFP格式下尾數的商，用對數域內的減法實現除法。

4.根據權利要求2所述的基于對數運算系統的小型浮點運算單元，其特征在于，當小型浮點運算單元為冪函數運算單元時，在乘法運算單元基礎上進行調整，通過計算SLFP格式下指數和尾數的乘積得到SFP格式下指數和尾數的冪，用對數域內的乘法實現冪運算。

5.根據權利要求1-4所述的任一基于對數運算系統的小型浮點運算單元，其特征在于，SLFP格式數據的表示方法：使用動態指數偏置；當指數為0時，數值視為0。

6.權利要求1-4任一所述的基于對數運算系統的小型浮點運算單元在FPGA中的應用，其特征在于，FPGA電路包括對數轉換電路、尾數運算電路、指數運算電路和反對數轉換電路；所述對數轉換電路的輸入端連接SFP浮點數輸入，輸出端連接尾數運算電路的一個輸入；所述尾數運算電路的另一個輸入端連接對數域內的權值，輸出的進位信號連接指數運算電路，輸出的尾數結果連接反對數轉換電路的輸入；指數運算電路的輸出和反對數轉換電路的輸出共同構成所述運算單元的輸出；對數轉換和尾數運算電路同時完成對輸入數據和權重的數據格式轉換和加法運算。